JPH04194635A - Semiconductor device and its manufacture - Google Patents

Semiconductor device and its manufacture

Info

Publication number
JPH04194635A
JPH04194635A JP32228490A JP32228490A JPH04194635A JP H04194635 A JPH04194635 A JP H04194635A JP 32228490 A JP32228490 A JP 32228490A JP 32228490 A JP32228490 A JP 32228490A JP H04194635 A JPH04194635 A JP H04194635A
Authority
JP
Japan
Prior art keywords
oxide film
silicon oxide
gauge
silicon
silicon substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP32228490A
Other languages
Japanese (ja)
Inventor
Kimitoshi Sato
公敏 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP32228490A priority Critical patent/JPH04194635A/en
Publication of JPH04194635A publication Critical patent/JPH04194635A/en
Pending legal-status Critical Current

Links

Abstract

PURPOSE:To simplify a gage diffusion resistant region by forming the gage diffusion resistant region oppositely to an end of a diaphragm which has been formed by etching a second silicon oxide film. CONSTITUTION:A silicon substrate 1 is processed by thermal oxidation and a silicon oxide film 2 is formed on its principal surface, while a silicon substrate 3 is adhered on it. Then a periphery of the substrate 3 is etched to form a gage diffusion resistor forming portion and a gage peripheral silicon oxide film 4 is formed at the etched portion and also a silicon oxide film 6 is formed over an entire surface. Then a window is opened on the oxide film 6, impurities such as boron are implanted, and a gage diffusion resistant region 5 enclosed by the oxide films 2,4 is formed. A silicon oxide film 11 is formed on the region 5, a metal electrode 7 for wiring the region 5 is formed via a window on the oxide film 11, and an entire surface is covered by a glass coat 8. Further an etching mask 9 is formed on a rear face of the substrate 1 to form a diaphragm 10.

Description

【発明の詳細な説明】 [産業上の利用分野コ この発明は、半導体装置及びその製造方法に関し、特に
例えば自動車等に使用するSOI構造の半導体圧力セン
サ等に用いて好適な半導体装置及びその製造方法に関す
るものである。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device and a method for manufacturing the same, and particularly to a semiconductor device suitable for use in, for example, a semiconductor pressure sensor with an SOI structure used in an automobile, etc., and a method for manufacturing the same. It is about the method.

[従来の技術〕 第14図は従来の半導体装置例えばSOI構造の半導体
圧力センサを示す断面図である。図において、(3)は
シリコン基板、(2)はシリコン基板(3)中に形成さ
れた第1のシリコン酸化膜、(5)は第1のシリコン酸
化膜(2)上に形成されたゲージ拡散抵抗領域で、ダイ
ヤフラム(10)の端部に対向するように設けられる。
[Prior Art] FIG. 14 is a sectional view showing a conventional semiconductor device, for example, a semiconductor pressure sensor having an SOI structure. In the figure, (3) is a silicon substrate, (2) is a first silicon oxide film formed in the silicon substrate (3), and (5) is a gauge formed on the first silicon oxide film (2). The diffusion resistance region is provided so as to face the end of the diaphragm (10).

(6)はシリコン基板(3)、第1のシリコン酸化膜(
2)及びゲージ拡散抵抗領域(5)を覆うように設けら
れた第2のシリコン酸化膜、(7)はこの第2のシリコ
ン酸化膜(6)を一部除去してゲージ拡散抵抗領域(5
)に接続された金属電極、(8)はこの金属電極(7)
の一部を露出するようにして第2のシリコン酸化膜(6
)の上を覆う絶縁膜としてのガラスコート、(9)はダ
イヤフラム(10)を形成する際に使用されるエツチン
グマスクである。
(6) is a silicon substrate (3), a first silicon oxide film (
2) and a second silicon oxide film provided to cover the gauge diffused resistance region (5), (7) is formed by partially removing this second silicon oxide film (6) and covering the gauge diffused resistance region (5).
), (8) is this metal electrode (7)
A second silicon oxide film (6
), and (9) is an etching mask used when forming the diaphragm (10).

次に、第14図に示した従来の半導体圧力センサの動作
について説明する。圧力が変化すると、シリコン薄膜部
のダイヤフラム(10)が歪む。
Next, the operation of the conventional semiconductor pressure sensor shown in FIG. 14 will be explained. When the pressure changes, the diaphragm (10) of the silicon thin film section is distorted.

ダイヤフラム(10)の端部に対向するようにブリッジ
に組んだゲージ拡散抵抗領域(5)は、ダイヤフラム(
10)が歪むとピエゾ抵抗効果により抵抗率が変化する
。ゲージ拡散抵抗領域(5)の抵抗率が変化すると、ゲ
ージ拡散抵抗のブリッジのバランスが崩れて電圧を出力
する。出力電圧は歪みの大きさに比例し、歪みの大きさ
は圧力の大きさに比例するので、圧力の変化を電圧の変
化で検出できる。又、ゲージ拡散抵抗領域(5)の周辺
を第1のシリコン酸化膜(2)、第2のシリコン酸化膜
(6)、ガラスコート(8)で覆うS01構造にするこ
とで、高温で使用可能な半導体圧力センサとしている。
The gauge diffused resistance region (5) assembled in the bridge faces the end of the diaphragm (10).
10) is distorted, the resistivity changes due to the piezoresistive effect. When the resistivity of the gauge diffused resistance region (5) changes, the bridge of the gauge diffused resistor loses its balance and outputs a voltage. Since the output voltage is proportional to the magnitude of strain, and the magnitude of strain is proportional to the magnitude of pressure, changes in pressure can be detected by changes in voltage. In addition, by adopting the S01 structure in which the periphery of the gauge diffused resistance region (5) is covered with the first silicon oxide film (2), the second silicon oxide film (6), and the glass coat (8), it can be used at high temperatures. It is a semiconductor pressure sensor.

次に、この従来の半導体圧力センサの製造方法を第15
図〜第27図を参照して説明する。尚、第14図の断面
図の左半分の図と対比しながら説明する。第15図にお
いて、シリコン基板(3)を準備し、第16図において
、シリコン基板(3)の所定部分をエツチングする。第
17図において、シリコン基板(3)のエツチングしな
かった部分にシリコン酸化M(11)、シリコン望化膜
(12)を形成する。第18図において、第1のシリコ
ン酸化膜(2)を形成する(LOCO3酸化)。
Next, this conventional semiconductor pressure sensor manufacturing method will be described in the 15th section.
This will be explained with reference to FIGS. The explanation will be made in comparison with the left half of the cross-sectional view of FIG. 14. In FIG. 15, a silicon substrate (3) is prepared, and in FIG. 16, a predetermined portion of the silicon substrate (3) is etched. In FIG. 17, a silicon oxide M (11) and a silicon desaturation film (12) are formed on the unetched portion of the silicon substrate (3). In FIG. 18, a first silicon oxide film (2) is formed (LOCO3 oxidation).

第19図において第1のシリコン酸化膜(2)の全面を
エツチングし、平坦化する。第20図において、ポリシ
リコン(3)を被着し、反射板としてシリコン窒化II
I(12)をシリコン酸化膜(2)に合わして形成する
In FIG. 19, the entire surface of the first silicon oxide film (2) is etched and planarized. In Figure 20, polysilicon (3) is deposited and silicon nitride II is used as a reflector.
I (12) is formed to match the silicon oxide film (2).

次に、第21図において、Arレーザーを照射する。ビ
ームを50μmφに集光し、10〜100 c m /
 s程度の速度でウェハ表面上で走査し、ポリシリコン
(13)を再結晶化し、第22図のように、単結晶シリ
コン(14)とする、これでSOI構造が得られる。第
23図において、第1のシリコン酸化膜(2)上のゲー
ジ拡散抵抗領域(5)を形成する場所のシリコン単結晶
だけ残す。
Next, in FIG. 21, Ar laser is irradiated. The beam is focused to 50 μmφ, 10 to 100 cm/
The polysilicon (13) is recrystallized by scanning over the wafer surface at a speed of about 1.5 seconds to form single crystal silicon (14) as shown in FIG. 22, thereby obtaining an SOI structure. In FIG. 23, only the silicon single crystal is left on the first silicon oxide film (2) where the gauge diffused resistance region (5) is to be formed.

第24図において、必要な大きさにしたシリコン単結晶
に必要な比抵抗が得られるようにボロン等の不純物を注
入又はデボし、アニール又はドライブの熱処理によりゲ
ージ拡散抵抗領域を形成する。
In FIG. 24, an impurity such as boron is implanted or debossed into a silicon single crystal of a required size so as to obtain the required resistivity, and a gauge diffused resistance region is formed by annealing or drive heat treatment.

第25図において、ウェハ表面を第2のシリコン酸化膜
(6)で覆う、第26図において、第2のシリコン酸化
膜(6)の窓開けをし、金属電極(7)の配線を行う。
In FIG. 25, the wafer surface is covered with a second silicon oxide film (6), and in FIG. 26, a window is opened in the second silicon oxide film (6), and metal electrodes (7) are wired.

そして、ガラスコート(8)で表面を覆う、又、裏面に
エツチングマスク(9)を形成する。第27図において
、裏面よりエツチングしてダイヤフラム(1o)を必要
な厚さに制御する。
Then, the front surface is covered with a glass coat (8), and an etching mask (9) is formed on the back surface. In FIG. 27, the diaphragm (1o) is controlled to the required thickness by etching from the back side.

[発明が解決しようとする課題] 従来の半導体装置及びその製造方法は以上のように構成
されでいるので、シリコン酸化膜上に単結晶シリコン即
ちSOI構造を形成する工程が複雑であり、愛な、表面
パターン形成後のグイヤフラム厚の制御が難しく、ウェ
ハ厚のバラツキ、エツチングレイトのバラツキのため高
精度の半導体装置を得ることが困難であるという問題点
があった。
[Problems to be Solved by the Invention] Since the conventional semiconductor device and its manufacturing method are configured as described above, the process of forming a single crystal silicon, that is, an SOI structure, on a silicon oxide film is complicated and requires a lot of effort. However, there have been problems in that it is difficult to control the Guiaflam thickness after surface pattern formation, and it is difficult to obtain highly accurate semiconductor devices due to variations in wafer thickness and etching rate.

この発明は上記のような問題点を解決するためになされ
たもので、簡単にSOI構造が形成できると共にダイヤ
フラムエツチングの制御を自動的にストップして簡単に
高精度の半導体装置及びその製造方法を得ることを目的
とする。
This invention was made in order to solve the above-mentioned problems, and it is possible to easily form an SOI structure and automatically stop the control of diaphragm etching, thereby easily producing a high-precision semiconductor device and its manufacturing method. The purpose is to obtain.

[課題を解決するための手段] この発明に係る半導体装置は、第1のシリコン酸化膜を
介して貼り合わされた第1及び第2のシリコン基板と、
上記第1のシリコン基板の一部に形成されたゲージ拡散
抵抗領域と、該ゲージ拡散抵抗領域を覆う第2のシリコ
ン酸化膜と、該第2のシリコン酸化膜の一部を除去して
上記ゲージ拡散抵抗領域に接続された金属電極と、該金
属電極を一部露出して上記第2のシリコン酸化膜を覆う
絶縁膜とを備え、上記ゲージ拡散抵抗領域は上記第2の
シリコン酸化膜をエツチングして形成されたダイヤフラ
ムの端部に対向するように形成されているものである。
[Means for Solving the Problems] A semiconductor device according to the present invention includes first and second silicon substrates bonded together via a first silicon oxide film,
A gauge diffused resistance region formed in a part of the first silicon substrate, a second silicon oxide film covering the gauge diffused resistance region, and a part of the second silicon oxide film are removed to remove the gauge diffused resistance region. a metal electrode connected to a diffused resistance region; and an insulating film that partially exposes the metal electrode and covers the second silicon oxide film, and the gauge diffused resistance region etches the second silicon oxide film. The diaphragm is formed so as to face the end of the diaphragm.

[作用コ この発明においては、シリコン酸化膜を介して貼り合わ
したシリコン基板を使用することにより、簡単にゲージ
拡散抵抗領域をS○工槽構造すると共に界面シリコン酸
化膜をダイヤフラムエツチングストッパとしたことによ
り、表面側シリコン基板の研削加工によりダイヤフラム
厚を制御できる。
[Operations] In this invention, by using silicon substrates bonded together via a silicon oxide film, the gauge diffused resistance region can be easily constructed into an S○ tank structure, and the interfacial silicon oxide film can be used as a diaphragm etching stopper. Therefore, the diaphragm thickness can be controlled by grinding the front side silicon substrate.

[実施例〕 以下、この発明の一実施例を図について説明する。第1
図はこの発明の一実施例を示す断面図であり、第14図
と対応する部分には同一符号を付して説明する。第1図
において、(1)は第1のシリコン基板、(2)は第1
のシリコン基板(1)に熱酸化によって形成された貼り
合わせ界面第1のシリコン酸化膜、(3)は第1のシリ
コン基板(1)と第1のシリコン酸化膜を介して貼り合
わせた第2のシリコン基板、(4)はゲージ拡散抵抗領
域(5)を囲むためのゲージ周辺シリコン酸化膜である
。このゲージ拡散抵抗(5)はダイヤフラム(10)の
端部にブリッジに組んで形成され、圧力を検出する。(
6)は第2のシリコン酸化膜、(7)はゲージ拡散抵抗
領域(5)を配線するための金属電極、(8)は絶縁膜
としてのガラスコート、(9)は第1のシリコン基板(
1)をエツチングし、ダイヤフラム(10)を形成する
ためのエツチングマスクである。尚、ダイヤフラム(1
0)は圧力が加わった場合に歪みを発生するためシリコ
ン薄膜部とされている。<11)は第3のシリコン酸化
膜である。
[Example] Hereinafter, an example of the present invention will be described with reference to the drawings. 1st
The figure is a sectional view showing an embodiment of the present invention, and parts corresponding to those in FIG. 14 will be described with the same reference numerals. In FIG. 1, (1) is the first silicon substrate, (2) is the first silicon substrate, and (2) is the first silicon substrate.
A first silicon oxide film is formed at the bonding interface by thermal oxidation on the silicon substrate (1), and (3) is a second silicon oxide film bonded to the first silicon substrate (1) via the first silicon oxide film. (4) is a silicon oxide film around the gauge to surround the gauge diffused resistance region (5). This gauge diffusion resistor (5) is formed in a bridge configuration at the end of the diaphragm (10) to detect pressure. (
6) is the second silicon oxide film, (7) is the metal electrode for wiring the gauge diffused resistance region (5), (8) is the glass coat as an insulating film, and (9) is the first silicon substrate (
This is an etching mask for etching 1) to form a diaphragm (10). In addition, the diaphragm (1
0) is a silicon thin film portion because it generates distortion when pressure is applied. <11) is the third silicon oxide film.

第1図に示したこの発明の一実施例の動作は第14図と
全く同様であるので省略する。
The operation of the embodiment of the present invention shown in FIG. 1 is exactly the same as that shown in FIG. 14, so a description thereof will be omitted.

次に、本実施例の製造方法を第2図〜第13図を参照し
ながら説明する。尚、第1図の断面図の左半分の図と対
比しながら説明する。第2図及び第3図にそれぞれ示す
ように第1のシリコン基板(1)と第2のシリコン基板
(3)を準備する。
Next, the manufacturing method of this example will be explained with reference to FIGS. 2 to 13. The explanation will be made in comparison with the left half of the sectional view of FIG. A first silicon substrate (1) and a second silicon substrate (3) are prepared as shown in FIGS. 2 and 3, respectively.

第4図において、第1のシリコン基板を熱酸化によって
処理し、少なくともその主表面に貼り合わせ界面第1の
シリコン酸化膜(2)を形成する。
In FIG. 4, a first silicon substrate is treated by thermal oxidation to form a first silicon oxide film (2) at the bonding interface on at least its main surface.

第5図において、シリコン酸化11!(2)を形成した
第1のシリコン基板(1)とシリコン単結晶の第2のシ
リコン基板(3)を貼り合わせる。貼り合わせ方法を以
下に説明する。パーティクルなく両基板を洗浄し、貼り
合わせ面に親水性処理をし、水酸基を付着させる。両基
板の結晶軸を揃えて重ね合わせる。この状態で両基板は
水素結合により密着している。重ね合わせ後熱処理を行
う。500〜1000°Cで脱水縮合反応を起こさせる
In FIG. 5, silicon oxidation 11! The first silicon substrate (1) on which (2) is formed is bonded to the second silicon substrate (3) made of silicon single crystal. The bonding method will be explained below. Both substrates are cleaned without particles, and the bonding surfaces are treated to make them hydrophilic and hydroxyl groups are attached. Align the crystal axes of both substrates and overlap them. In this state, both substrates are in close contact due to hydrogen bonding. Heat treatment is performed after stacking. A dehydration condensation reaction is caused at 500 to 1000°C.

更に1000°C以上で熱処理して貼り合わせ界面の酸
素を拡散させる。これにより一枚のウェハと同様の接合
強度を得る。
Further, heat treatment is performed at 1000°C or higher to diffuse oxygen at the bonding interface. This provides the same bonding strength as a single wafer.

第6図において、第2のシリコン基板(3)を必要なダ
イヤフラム厚に研削により加工する。第7図において、
第2のシリコン基板(3)の周辺をエツチングしてゲー
ジ拡散抵抗形成箇所を設ける。第8図において、エツチ
ングした部分にゲージ周辺シリコン酸化膜(4)を形成
すると共に全面に第2のシリコン酸化膜(6)を形成す
る。第9図において、第2のシリコン酸化膜(6)に窓
を開け、この窓を介してボロン等の不純物を注入又はデ
ボすることにより、シリコン酸化M(2)、(4)で囲
んだゲージ拡散抵抗領域(5)を形成する。第10図に
おいて、アニール又はドライブと同時に酸化を行いゲー
ジ拡散抵抗領域(5)上に第3のシリコン酸化膜(11
)を形成する。第11図において、第3のシリコン酸化
膜(11)を窓開けする。第12図において、窓を介し
てゲージ拡散抵抗領域(5)を配線するための金属電f
!(7)を形成し、この金属電極(7)の一部を露出す
るようにして表面全面をガラスコート(8)で覆う、そ
して、第1のシリコン基板(1)の裏面に必要なダイヤ
フラム面積に合わせてエツチングマスク〈9ンを形成す
る。第13図において、第1のシリコン基板(1)の裏
面よりエツチングし、ダイヤスラム(10)を形成する
。この場合ウェハ全面バッチ内すべてのダイヤフラム(
10)が貼り合わせ界面第1のシリコン酸化M(2)が
出るまでエツチングする。つまり、貼り合わせ界面第1
のシリコン酸化M(2)はダイヤフラムエツチングスト
ッパとして働く。
In FIG. 6, the second silicon substrate (3) is processed by grinding to a required diaphragm thickness. In Figure 7,
The periphery of the second silicon substrate (3) is etched to provide a location for forming a gauge diffused resistor. In FIG. 8, a silicon oxide film (4) around the gauge is formed on the etched portion, and a second silicon oxide film (6) is formed on the entire surface. In FIG. 9, a window is opened in the second silicon oxide film (6), and an impurity such as boron is implanted or deposited through this window to form a gauge surrounded by silicon oxide M (2), (4). A diffused resistance region (5) is formed. In FIG. 10, oxidation is performed simultaneously with annealing or driving to form a third silicon oxide film (11) on the gauge diffused resistance region (5).
) to form. In FIG. 11, a window is opened in the third silicon oxide film (11). In FIG. 12, a metal electrode f for wiring a gauge diffused resistance region (5) through a window is shown.
! (7) is formed, and the entire surface is covered with a glass coat (8) so that a part of this metal electrode (7) is exposed, and a diaphragm area is required on the back surface of the first silicon substrate (1). An etching mask <9> is formed in accordance with the above. In FIG. 13, etching is performed from the back surface of the first silicon substrate (1) to form a diamond slum (10). In this case, all diaphragms (
10) is etched until the first silicon oxide M(2) is exposed at the bonding interface. In other words, the first bonding interface
The silicon oxide M(2) acts as a diaphragm etching stopper.

尚、上記実施例ではSOT構造の半導体圧力センサにつ
いて説明したが、これに限定されず、例えばダイヤフラ
ムを形成し、ブリッジに組んだ拡散抵抗のピエゾ抵抗効
果を利用したSOI構造の半導体加速度センサ等すべて
の半導体に適用可能である。
In the above embodiment, a semiconductor pressure sensor with an SOT structure has been described, but it is not limited to this. For example, all semiconductor acceleration sensors with an SOI structure that utilize the piezoresistance effect of a diffused resistor that forms a diaphragm and is assembled in a bridge can be used. Applicable to semiconductors.

[発明の効果コ 以上のようにこの発明によれば、第1のシリコン酸化膜
を介して貼り合わされた第1及び第2の   −シリコ
ン基板と、上記第1のシリコン基板の一部に形成された
ゲージ拡散抵抗領域と、該ゲージ拡散抵抗領域を覆う第
2のシリコン酸化膜と、該第2のシリコン酸化膜の一部
を除去して上記ゲージ拡散抵抗領域に接続された金属電
極と、該金属電極を一部露出して上記第2のシリコン酸
化膜を覆う絶縁膜とを備え、上記ゲージ拡散抵抗領域は
上記第2のシリコン酸化膜をエツチングして形成された
ダイヤフラムの端部に対向するように形成されているの
で、Sol構造のゲージ拡散抵抗領域が簡単にでき、又
、貼り合わせ界面シリコン酸化膜をダイヤフラムエツチ
ングストッパとし、ダイヤフラム厚を研削による加工に
よって制御しているので、高精度、高性能の半導体装!
例えばsOI構造の半導体圧力センサが得られる効果が
ある。
[Effects of the Invention] As described above, according to the present invention, the first and second silicon substrates bonded together via the first silicon oxide film, and the silicon substrate formed on a part of the first silicon substrate, a second silicon oxide film covering the gauge diffused resistance region; a metal electrode connected to the gauge diffused resistance region by removing a portion of the second silicon oxide film; an insulating film covering the second silicon oxide film with a part of the metal electrode exposed, the gauge diffused resistance region facing an end of a diaphragm formed by etching the second silicon oxide film. Since the gauge diffusion resistance region of the Sol structure can be easily formed, the bonding interface silicon oxide film is used as a diaphragm etching stopper, and the diaphragm thickness is controlled by grinding, so high precision and High performance semiconductor device!
For example, there is an effect that a semiconductor pressure sensor having an sOI structure can be obtained.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図はこの発明の一実施例を示す断面図、第2図〜第
13図はその製造方法を示す工程図、第14図は従来の
半導体圧力センサを示す断面図、第15図〜第27図は
その製造方法を示す工程図である。 図において、(1)は第1のシリコン基板、(2)は貼
り合わせ界面第1のシリコン酸化膜、(3)は第2のシ
リコン基板、(5)はゲージ拡散抵抗領域、(6)は第
2のシリコン酸化膜、(7)は金属電極、(8)はガラ
スコート、(1o)はダイヤフラム、(11)は第3の
シリコン酸化膜である。 尚、図中、同一符号は同−又は相当部分を示す。
FIG. 1 is a sectional view showing an embodiment of the present invention, FIGS. 2 to 13 are process diagrams showing a manufacturing method thereof, FIG. 14 is a sectional view showing a conventional semiconductor pressure sensor, and FIGS. FIG. 27 is a process diagram showing the manufacturing method. In the figure, (1) is the first silicon substrate, (2) is the bonding interface first silicon oxide film, (3) is the second silicon substrate, (5) is the gauge diffused resistance region, and (6) is the The second silicon oxide film, (7) is a metal electrode, (8) is a glass coat, (1o) is a diaphragm, and (11) is a third silicon oxide film. In the drawings, the same reference numerals indicate the same or corresponding parts.

Claims (2)

【特許請求の範囲】[Claims] (1)第1のシリコン酸化膜を介して貼り合わされた第
1及び第2のシリコン基板と、 上記第1のシリコン基板の一部に形成されたゲージ拡散
抵抗領域と、 該ゲージ拡散抵抗領域を覆う第2のシリコン酸化膜と、 該第2のシリコン酸化膜の一部を除去して上記ゲージ拡
散抵抗領域に接続された金属電極と、該金属電極を一部
露出して上記第2のシリコン酸化膜を覆う絶縁膜と を備え、上記ゲージ拡散抵抗領域は上記第2のシリコン
酸化膜をエッチングして形成されたダイヤフラムの端部
に対向するように形成されていることを特徴とする半導
体装置。
(1) first and second silicon substrates bonded together via a first silicon oxide film, a gauge diffused resistance region formed in a part of the first silicon substrate, and the gauge diffused resistance region a second silicon oxide film covering the second silicon oxide film; a metal electrode connected to the gauge diffused resistance region by removing a portion of the second silicon oxide film; and a metal electrode connected to the gauge diffused resistance region by partially exposing the metal electrode; an insulating film covering an oxide film, and the gauge diffused resistance region is formed to face an end of a diaphragm formed by etching the second silicon oxide film. .
(2)第1のシリコン基板の少なくとも一主表面に第1
のシリコン酸化膜を形成する工程と、上記第1のシリコ
ン酸化膜を介して上記第1のシリコン基板に第2のシリ
コン基板を貼り合わせる工程と、 上記第1のシリコン基板を所定の厚さに加工し、周辺を
エッチングしてゲージ拡散抵抗形成箇所を設ける工程と
、 上記ゲージ拡散抵抗形成箇所を含む上記シリコン基板上
に第2のシリコン酸化膜を形成する工程と、 該第2のシリコン酸化膜の一部に窓を開けて上記ゲージ
拡散抵抗形成箇所に不純物を注入してゲージ拡散抵抗領
域を形成する工程と、 上記ゲージ拡散抵抗領域に第3のシリコン酸化膜を形成
し、これを一部除去して上記ゲージ拡散抵抗領域と接続
される金属電極を形成する工程と、上記第2のシリコン
基板を上記第1のシリコン酸化膜をストッパとして所定
量エッチングし、その端部が上記ゲージ拡散抵抗領域に
対向するようなダイヤフラムを形成する工程と 含むことを特徴とする半導体装置の製造方法。
(2) a first silicon substrate on at least one main surface of the first silicon substrate;
a step of forming a silicon oxide film, a step of bonding a second silicon substrate to the first silicon substrate via the first silicon oxide film, and a step of forming the first silicon substrate to a predetermined thickness. forming a second silicon oxide film on the silicon substrate including the gauge diffused resistance forming location; and forming a second silicon oxide film on the silicon substrate including the gauge diffused resistance forming location. forming a third silicon oxide film in the gauge diffused resistance region, and forming a third silicon oxide film in the gauge diffused resistance region; forming a metal electrode to be removed and connected to the gauge diffused resistance region, and etching the second silicon substrate by a predetermined amount using the first silicon oxide film as a stopper, so that the end portion of the second silicon substrate becomes the gauge diffused resistor region. 1. A method of manufacturing a semiconductor device, comprising the step of forming a diaphragm facing the region.
JP32228490A 1990-11-28 1990-11-28 Semiconductor device and its manufacture Pending JPH04194635A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP32228490A JPH04194635A (en) 1990-11-28 1990-11-28 Semiconductor device and its manufacture

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP32228490A JPH04194635A (en) 1990-11-28 1990-11-28 Semiconductor device and its manufacture

Publications (1)

Publication Number Publication Date
JPH04194635A true JPH04194635A (en) 1992-07-14

Family

ID=18141923

Family Applications (1)

Application Number Title Priority Date Filing Date
JP32228490A Pending JPH04194635A (en) 1990-11-28 1990-11-28 Semiconductor device and its manufacture

Country Status (1)

Country Link
JP (1) JPH04194635A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003005101A (en) * 2001-06-26 2003-01-08 Seiko Epson Corp Optical modulation device and method for manufacturing the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003005101A (en) * 2001-06-26 2003-01-08 Seiko Epson Corp Optical modulation device and method for manufacturing the same

Similar Documents

Publication Publication Date Title
JP2729005B2 (en) Semiconductor pressure sensor and method of manufacturing the same
JPH0818068A (en) Manufacture of semiconductor distortion sensor
JPH04194635A (en) Semiconductor device and its manufacture
US10825719B2 (en) Methods of fabricating silicon-on-insulator (SOI) semiconductor devices using blanket fusion bonding
JPH0563211A (en) Manufacture of semiconductor device
JPH0758795B2 (en) Pressure sensor
GB2025692A (en) Method of producing a piezo- resistance pressure sensor
JPH0685287A (en) Semiconductor pressure sensor and its manufacture
JP3427462B2 (en) Manufacturing method of semiconductor acceleration sensor
JP3173905B2 (en) Semiconductor pressure sensor
JPS63156365A (en) Manufacture of semiconductor pressure sensor
JPH04251985A (en) Semiconductor pressure sensor
JPH06148229A (en) Semiconductor acceleration sensor
RU2075137C1 (en) Method for manufacturing of pressure gauges
JPH08313380A (en) Semiconductor strain sensor
JPH01239466A (en) Manufacture of semiconductor acceleration sensor
JP2003207516A (en) Semiconductor acceleration sensor and method of manufacturing the same
JP4721497B2 (en) Silicon wafer processing method and semiconductor strain sensor manufacturing method
JPH0548118A (en) Semiconductor pressure sensor
JPH07221323A (en) Semiconductor sensor and its manufacture
JPH01145873A (en) Manufacture of semiconductor pressure sensor
JPH04329676A (en) Manufacture of semiconductor acceleration sensor
JPS592192B2 (en) handoutaiatsuriyokuhenkansouchi
JPH0797642B2 (en) Method for manufacturing pressure transducer
JPS63243817A (en) Silicon microsensor