JPH04192173A - Semiconductor storage device - Google Patents
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Abstract
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は半導体記憶装置に係り、特に、強誘電体をゲー
ト絶縁膜に用いた電界効果トランジスタを、メモリセル
として用いた半導体記憶装置に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device using a field effect transistor using a ferroelectric material as a gate insulating film as a memory cell.
(従来技術)
従来から、大容量の半導体記憶装置としてダイナミック
型ランダムアクセスメモリ(以下、DRAMと略する)
が知られている。DRAMでは1個のトランジスタと1
個の容量素子のみで1ビツトのメモリセルが構成される
ために高集積化、大容量化が可能である。(Prior art) Dynamic random access memory (hereinafter abbreviated as DRAM) has traditionally been used as a large-capacity semiconductor storage device.
It has been known. In DRAM, one transistor and one
Since a 1-bit memory cell is constructed with only 1 capacitive element, high integration and large capacity are possible.
また、他の半導体記憶装置と同様に、機械的な可動部が
無いため、磁気記憶装置や光デイスク装置などの可動部
を有する記憶媒体に比べて動作速度が速いという利点を
有している。Furthermore, like other semiconductor storage devices, since there is no mechanically moving part, it has the advantage of faster operating speed than storage media with moving parts, such as magnetic storage devices and optical disk devices.
DRAMをさらに大容量化し、ビットコストを低減する
ためには、素子の加工寸法を微細化してメモリセルの占
める面積を縮小することが有効である。しかし、そのた
めには高度な製造装置と製造技術が必要とされるので、
加工寸法の微細化にともなって開発コストや製造コスト
が増大し、歩留低下などの新たな問題を引き起こしてし
まう。In order to further increase the capacity of a DRAM and reduce the bit cost, it is effective to miniaturize the processing dimensions of the elements and reduce the area occupied by the memory cells. However, this requires advanced manufacturing equipment and technology, so
With the miniaturization of processing dimensions, development costs and manufacturing costs increase, causing new problems such as a decrease in yield.
また、DRAMは揮発性であるために電力を取り除くと
記憶情報が失われてしまう。したがって、記憶保持のた
めには電力を常に供給しておかなければならず、使用範
囲が限定されてしまうという問題があった。Furthermore, since DRAM is volatile, the stored information is lost when power is removed. Therefore, in order to retain memory, power must be constantly supplied, which poses a problem that the range of use is limited.
これらの問題を解決するために、米国特許第38327
00号明細書、特開昭51−274号公報、特開昭51
−21790号公報などでは、第7図に示したような、
ゲート絶縁膜に強誘電体を用い、ゲート絶縁膜の電気分
極作用によって情報を蓄積することの可能な強誘電体ゲ
ートFET(以下、MFSFET)をメモリセルとして
用いることが提案されている。To solve these problems, U.S. Patent No. 38327
Specification No. 00, JP-A-51-274, JP-A-51
-21790, etc., as shown in Figure 7,
It has been proposed to use a ferroelectric gate FET (hereinafter referred to as MFSFET) as a memory cell, which uses a ferroelectric material for the gate insulating film and is capable of storing information by the electric polarization effect of the gate insulating film.
第7図において、P基板10内のPウェル表面にはn
ソース/ドレイン13.14が形成され、チャネル領域
上には強誘電体膜11を介してゲート電極12が形成さ
れている。In FIG. 7, the surface of the P well in the P substrate 10 has n
Source/drains 13 and 14 are formed, and a gate electrode 12 is formed on the channel region with a ferroelectric film 11 interposed therebetween.
第8図は、強誘電体膜11の分極Pと印加電界Eとの関
係を示した図であり、強誘電体がこのようなヒステリシ
ス特性を有することは周知である。FIG. 8 is a diagram showing the relationship between the polarization P of the ferroelectric film 11 and the applied electric field E, and it is well known that ferroelectric materials have such a hysteresis characteristic.
すなわち、正方向に印加電界を増大していくと分極が増
大し、やがて電界Bで飽和する。その後、印加電界を弱
めて零としても分極は零にはならず、残留電気分極P(
0)を有する。That is, as the applied electric field increases in the positive direction, the polarization increases and eventually becomes saturated at electric field B. After that, even if the applied electric field is weakened to zero, the polarization does not become zero, and the residual electric polarization P(
0).
次いで、逆方向に印加電界を増大していくと、保持電界
Cの値に達したときに分極が零になり、さらに印加電界
を増大していくと、電界りで逆方向の分極が飽和する。Next, when the applied electric field is increased in the opposite direction, the polarization becomes zero when the value of the holding electric field C is reached, and when the applied electric field is further increased, the polarization in the opposite direction is saturated due to the electric field. .
その後、逆方向の印加電界を弱めて零としても分極は零
にはならず、残留電気分極P(1)を有する。次いで、
正方向に印加電界を増大していくと、保持電界Aの値に
達したときに分極が零になる。After that, even if the applied electric field in the opposite direction is weakened to zero, the polarization does not become zero, but has a residual electric polarization P(1). Then,
When the applied electric field is increased in the positive direction, the polarization becomes zero when the value of the holding electric field A is reached.
したがって、強誘電体膜をゲート絶縁膜とするMFSF
ETに対するデータの書き込みは、強誘電体の残留電気
分極を所定の向きに設定することによって可能になる。Therefore, an MFSF using a ferroelectric film as a gate insulating film
Data can be written to the ET by setting the residual electric polarization of the ferroelectric material in a predetermined direction.
第9図はMFSFETの動作を説明するための図であり
、MFSFETを構成する前記ゲート電極12、強誘電
体膜11、および基板10のエネルギ帯を模式的に表し
ている。FIG. 9 is a diagram for explaining the operation of the MFSFET, and schematically represents the energy bands of the gate electrode 12, ferroelectric film 11, and substrate 10 that constitute the MFSFET.
同図(a)に示したように、ゲート電極12から基板1
0へ向かう方向に電界Elを一度印加すると、以後は基
板およびゲート電極を接地電位としても残留電気分極P
(0)によってチャネル領域に電子90が集中する。As shown in FIG. 1(a), from the gate electrode 12 to the substrate 1
Once the electric field El is applied in the direction toward 0, the residual electric polarization P is maintained even when the substrate and gate electrode are at ground potential.
(0) causes electrons 90 to concentrate in the channel region.
その結果、当該FETは、ゲート電圧が印加されていな
い状態でもソース/ドレイン13.14が電気的に接続
されて電流が流れるデプリーション型のFETとして機
能する。As a result, the FET functions as a depletion type FET in which the source/drain 13 and 14 are electrically connected and current flows even when no gate voltage is applied.
一方、同図(b)に示したように、基板からゲート電極
へ向かう方向に電界E2を一度設定すると、以後は基板
およびゲート電極を接地電位としても残留電気分極P
(1)によってチャネルに正孔91が集中する。On the other hand, as shown in Figure (b), once the electric field E2 is set in the direction from the substrate to the gate electrode, the residual electric polarization P
Due to (1), holes 91 are concentrated in the channel.
その結果、当該FETは、ゲート電圧が印加されていな
い状態ではソース/ドレイン13.14が電気的に絶縁
されて電流が流れないエンハンス型のFETとして機能
する。As a result, the FET functions as an enhanced FET in which the source/drain 13 and 14 are electrically insulated and no current flows when no gate voltage is applied.
第10図は、MFSFETがデプリーション型として機
能した場合およびエンハンス型として機能した場合のソ
ース・ドレイン電流1dとゲート電圧Vgとの関係を示
した図である。FIG. 10 is a diagram showing the relationship between the source/drain current 1d and the gate voltage Vg when the MFSFET functions as a depletion type and an enhancement type.
以上のような特性を利用して、データの書き込みは、ゲ
ート電極12と基板10との間に所定の向きの電圧を印
加して残留電気分極の向きを設定することにより、その
機能をデプリーション型またはエンハンス型にすること
によって行われ、データの読み出しは、ソース/ドレイ
ン13.14間の導通、非導通によって判定することが
できる。Utilizing the above characteristics, data writing is performed by applying a voltage in a predetermined direction between the gate electrode 12 and the substrate 10 to set the direction of residual electric polarization, thereby converting the function into a depletion type. Alternatively, data can be read by making the device an enhanced type, and data reading can be determined by whether or not conduction occurs between the source/drain 13 and 14.
(発明が解決しようとする課8)
上記した従来技術では、MFSFET単体の動作につい
て論じられるだけで、当該MFSFETを集積化して記
憶装置を構成する際の、各MFSFET間の接続方法や
、データの読み出し、書き込み方法が具体化されておら
ず、MFSFETを用いた半導体記憶装置の具体的な構
成が提案されていなかった。(Issue 8 to be solved by the invention) In the above-mentioned prior art, only the operation of a single MFSFET is discussed, and when the MFSFETs are integrated to configure a storage device, the connection method between each MFSFET and the data transfer method are discussed. Reading and writing methods have not been specified, and no specific configuration of a semiconductor memory device using MFSFETs has been proposed.
本発明の目的は、MFSFETを用いた半導体記憶装置
の具体的な構成を提供することにある。An object of the present invention is to provide a specific configuration of a semiconductor memory device using MFSFET.
(課題を解決するための手段)
上記した目的を達成するために、本発明では、MFSF
ETを行列状に配置してなる半導体記憶装置において、
各行のMFSFETのゲート電極を共通接続するワード
ライン群と、各行のMFSFETのソース/ドレインの
一方を共通接続するビットライン群と、各列のMPSF
ETのソース/ドレインの他方を共通接続すると共に各
MFSFETにウェル電位を供給するプレートライン群
とを具備し、
読み出し時には、読み比し対象のMFSFETに接続さ
れたワードラインおよびプレートラインを“H”レベル
とし、そのときのビットラインの電位を検出するように
した。(Means for Solving the Problem) In order to achieve the above-mentioned object, the present invention uses MFSF
In a semiconductor memory device in which ETs are arranged in a matrix,
A word line group that commonly connects the gate electrodes of MFSFETs in each row, a bit line group that commonly connects one of the sources/drains of MFSFETs in each row, and MPSFs in each column.
It is equipped with a plate line group that commonly connects the other source/drain of the ETs and supplies a well potential to each MFSFET, and when reading, the word line and plate line connected to the MFSFET to be compared are set to "H". level, and the potential of the bit line at that time is detected.
書き込み時には、書き込みデータに応じてワードライン
およびプレートラインの一方を“H°レベル、他方を“
L”レベルとするようにした。When writing, one of the word line and plate line is set to "H° level" and the other is set to "H° level" according to the write data.
It was set to L” level.
(作用)
例えばデータとして1#を書き込む場合には、ワードラ
インを“H”レベル、プレートラインを“L”レベルと
する。この結果、前記した残留電気分極P(0)が生じ
、MFSFETはゲート電圧がOvでも導通状態となる
デプリーション型のトランジスタとして機能するように
なる。(Operation) For example, when writing 1# as data, the word line is set to "H" level and the plate line is set to "L" level. As a result, the aforementioned residual electric polarization P(0) occurs, and the MFSFET comes to function as a depletion type transistor that becomes conductive even when the gate voltage is Ov.
また、データとして“0”を書き込む場合には、ワード
ラインをaLmレベル、プレートラインをH“レベルと
する。この結果、前記した残留電気分極P(1)カ生じ
、MF S F ETハケ−)電圧がOVでは導通状態
とならないエンハンス型のトランジスタとして機能する
ようになる。In addition, when writing "0" as data, the word line is set to aLm level and the plate line is set to H" level. As a result, the above-mentioned residual electric polarization P(1) is generated, and the MF SF ET brushing is performed. When the voltage is OV, it functions as an enhancement type transistor that does not become conductive.
一方、書き込まれた情報を読み出す場合に、ワードライ
ンおよびプレートラインを°H”レベルにすると、デー
タとして“1°が書き込まれている場合にはMF S
F ETがデプリーション型のトランジスタとして機能
するので、ビットラインの電位は“H#レベルとなる。On the other hand, when reading the written information, if the word line and plate line are set to the °H" level, if 1° is written as data, the MF S
Since the FET functions as a depletion type transistor, the potential of the bit line becomes "H# level."
また、データとして0“が書き込まれているとMFSF
ETはエンハンス型のトランジスタとして機能するので
、ビットラインの電位は“L”レベルとなる。Also, if 0" is written as data, the MFSF
Since the ET functions as an enhancement type transistor, the potential of the bit line becomes "L" level.
(実施例) 以下、図面を参照して本発明の詳細な説明する。(Example) Hereinafter, the present invention will be described in detail with reference to the drawings.
第1図は本発明の記憶装置の1セルの構成を示した回路
図、第2図は第1図の記憶セルを0行m列状に多数配置
した場合の各セル間の接続方法を示した回路図である。Fig. 1 is a circuit diagram showing the configuration of one cell of the memory device of the present invention, and Fig. 2 shows a connection method between each cell when a large number of the memory cells of Fig. 1 are arranged in 0 rows and m columns. FIG.
第1図において、MFSFETIのゲート電極12はワ
ードライン(以下、WLと略する)に接続されている。In FIG. 1, the gate electrode 12 of MFSFETI is connected to a word line (hereinafter abbreviated as WL).
一方のソース/ドレイン13はプレートライン(以下、
PLと略する)に接続され、他方のソース/ドレイン1
4はビットライン(以下、BLと略する)に接続されて
いる。One source/drain 13 is connected to a plate line (hereinafter referred to as
(abbreviated as PL) and the other source/drain 1
4 is connected to a bit line (hereinafter abbreviated as BL).
MFSFETIの基板電位(ウェル電位)はPLの電位
と同電位となっている。The substrate potential (well potential) of MFSFETI is the same as the potential of PL.
また、第2図においてWLI、WL21.・・WLnの
一端はWLデコーダφドライバ21に接続され、PLI
、PL2、・・・、PLmの一端はPLデコーダ・ドラ
イバ22に接続され、BLI、BL2、・・・、BLn
の一端は、センスアンプ(以下、SAと略する)23a
、23b、・・・に接続されている。In addition, in FIG. 2, WLI, WL21. ...One end of WLn is connected to the WL decoder φ driver 21, and the PLI
, PL2,..., PLm are connected to the PL decoder/driver 22, and BLI, BL2,..., BLn
One end of the sense amplifier (hereinafter abbreviated as SA) 23a
, 23b, .
SAは、プリチャージされている2種類の人力信号を比
較し、レベルの低い信号はより低く、レベルの高い信号
はより高くなるように増幅して出力する。したがって、
基準信号と検出信号とをSAに人力すれば、検出信号が
基準信号との大小関係に応じて2値化されるので、検出
信号の大小判定が容易に行えるようになる。The SA compares two types of precharged human input signals, amplifies and outputs a signal with a low level so that it becomes lower, and a signal with a high level so that it becomes higher. therefore,
If the reference signal and the detection signal are manually input to the SA, the detection signal is binarized according to the magnitude relationship with the reference signal, so that it becomes easy to determine the magnitude of the detection signal.
第3図は当該記憶装置の読み出し動作のタイミングチャ
ートである。FIG. 3 is a timing chart of the read operation of the storage device.
例えば、第2図のMFSFETIAの記憶情報を読み出
す場合、初めにBLIの電位をOVとし、次いで5A2
3aに接続された基準ラインRLIの基準電位をVcc
(電源電位)/2にプリチャージする。For example, when reading the stored information of MFSFETIA in FIG. 2, first set the potential of BLI to OV, then 5A2
The reference potential of the reference line RLI connected to 3a is set to Vcc.
Precharge to (power supply potential)/2.
次いで、MF S F ET I Aの導通状態を判定
するためにPLIの電位をVCCとするが、このとき、
MFSFETIAのゲートと基板との電位差によってデ
ータが書き替えられてしまわないように、WLlの電位
もVCCとしてゲートと基板との電位差をなくする。Next, in order to determine the conduction state of MFSFET IA, the potential of PLI is set to VCC, but at this time,
In order to prevent data from being rewritten due to the potential difference between the gate and the substrate of MFSFETIA, the potential of WLl is also set to VCC to eliminate the potential difference between the gate and the substrate.
また、PLIおよびWLI以外のPL2〜PLmおよび
WL2〜WLnはフローティング状態とする。Further, PL2 to PLm and WL2 to WLn other than PLI and WLI are in a floating state.
この結果、MFSFETIAに“1°が記憶されている
、すなわちMFSFETIAがデプリーション型として
機能していると、BLlの電位が実線で示したように徐
々に上昇し、やがて基準電位Vcc/2よりも高くなる
ので、ここでSA23 aをオン状態にすると、BLI
の電位が5V、RLIの電位が実線で示したようにOv
となる。As a result, when "1°" is stored in MFSFETIA, that is, when MFSFETIA functions as a depletion type, the potential of BLl gradually increases as shown by the solid line, and eventually becomes higher than the reference potential Vcc/2. Therefore, if SA23 a is turned on, BLI
The potential of RLI is 5V, and the potential of RLI is Ov as shown by the solid line.
becomes.
一方、MFSFETIAに“0”が記憶されている、す
なわちMFSFETIAがエンハンス型として機能して
いると、BLIの電位は点線で示したようにOvのまま
であり、5A23bをオン状態にすると、BLIの電位
がOV、RLの電位が点線で示したように5Vとなる。On the other hand, if "0" is stored in MFSFETIA, that is, if MFSFETIA is functioning as an enhanced type, the potential of BLI remains Ov as shown by the dotted line, and when 5A23b is turned on, BLI The potential is OV and the potential of RL is 5V as shown by the dotted line.
したがって、これらの電位を適宜の手段で検出すること
により読み出し動作が可能になる。Therefore, a read operation is possible by detecting these potentials by appropriate means.
第4図は当該記憶装置の書き込み動作のタイミングチャ
ートである。FIG. 4 is a timing chart of the write operation of the storage device.
MFSFETIAに“1”を書き込む場合、すなわち、
MFSFETIAをデプリーション型として機能させよ
うとする場合、同図(a)に示したように、PLIの電
位をOvとした状態でWLIの電位をVccとする。ま
た、PLIおよびWLI以外のPLおよびWLはフロー
ティング状態とする。When writing “1” to MFSFETIA, that is,
When the MFSFETIA is to function as a depletion type, the potential of WLI is set to Vcc while the potential of PLI is set to Ov, as shown in FIG. Further, PL and WL other than PLI and WLI are in a floating state.
同様に、MPSFETIAに“θ°を書き込む場合、す
なわち、MFSFETIAをエンハンス型として機能さ
せようとする場合、同図(b)に示したように、WLl
の電位をOvとした状態でPLIの電位をVCCとする
。また、PLIおよびWLI以外のPLおよびWLはフ
ローティング状態とする。Similarly, when writing "θ°" to MPSFETIA, that is, when trying to make MFSFETIA function as an enhanced type, as shown in FIG.
The potential of PLI is set to VCC while the potential of PLI is set to Ov. Further, PL and WL other than PLI and WLI are in a floating state.
ところで、本実施例では、強誘電体膜としてPb (Z
r、Ti)O3を用い、膜厚を0.2μmとした。なお
、Pb (Zr、Ti)O3におけるZ「の組成比は0
.6以下であることが望ましい。このような構成によれ
ば、ゲート電極と基板間に5vの電圧を印加すると電界
は250KV/(2)になり、書き替え電圧として十分
な値となる。By the way, in this example, Pb (Z
r, Ti)O3, and the film thickness was set to 0.2 μm. In addition, the composition ratio of Z' in Pb (Zr, Ti) O3 is 0.
.. It is desirable that it is 6 or less. According to such a configuration, when a voltage of 5V is applied between the gate electrode and the substrate, the electric field becomes 250KV/(2), which is a sufficient value as a rewriting voltage.
また、書き替え時間は1usである。Further, the rewriting time is 1 us.
また、本実施例では、SAに入力される基準信号の電位
をVcc/2としたので、BLIの電位が“H2レベル
あるいは“L”レベルのいずれであっても、信号の比較
が確実に行えるようになる。Furthermore, in this embodiment, since the potential of the reference signal input to SA is set to Vcc/2, signals can be surely compared regardless of whether the potential of BLI is at "H2 level" or "L" level. It becomes like this.
第5図は本発明の他の実施例の回路図であり、本実施例
では、5A23に入力される基準電位をダミーセルから
供給するようにした点に特徴がある。FIG. 5 is a circuit diagram of another embodiment of the present invention, and this embodiment is characterized in that the reference potential input to 5A23 is supplied from a dummy cell.
同図において、MPSFETlaはMFSFETIAと
同一列上で対をなすダミーセル、MFSFETlbはM
FSFETIBと同一列上で対をなすダミーセルであり
、MFSFETla、lbには、それぞれMFSFET
IA、IBの相補的なデータが記憶される。In the same figure, MPSFETla is a dummy cell paired with MFSFETIA on the same column, and MFSFETlb is M
It is a dummy cell that forms a pair on the same column as FSFETIB, and MFSFETla and lb each have an MFSFET
Complementary data of IA and IB is stored.
このような構成において、MFSFETIAの記憶情報
を読み出す場合、第6図に示したように、初めにBLI
、BLldあ電位を共にovとし、次いでWLI、WL
1 dおよびPLlの電位をvccとする。In such a configuration, when reading the stored information of MFSFETIA, as shown in FIG.
, BLldA potential are both set to ov, then WLI, WL
The potential of 1d and PLl is set to vcc.
また、PLIおよびWLI以外のPLおよびWLはフロ
ーティング状態とする。Further, PL and WL other than PLI and WLI are in a floating state.
この結果、MFSFETIAに1”が記憶されていると
、BLIの電位が実線で示したように上昇するが、この
場合、ダミーセルMFSFET1aには“0”が記憶さ
れているので、BLldの電位はOvのままである。こ
こで5A23をオン状態にすると、BLIの電位が5v
に上昇し、BLldの電位はOvのままとなる。As a result, if MFSFETIA stores 1, the potential of BLI increases as shown by the solid line, but in this case, since 0 is stored in dummy cell MFSFET1a, the potential of BLld rises to Ov. If 5A23 is turned on, the potential of BLI becomes 5V.
The potential of BLld remains at Ov.
一方、MFSFETIAに“0”が記憶されていると、
BLlの電位は点線で示したようにOvのままであるが
、この場合、ダミーセルMFSFET1aには“1”が
記憶されているので、BLldの電位は点線で示したよ
うに徐々に上昇する。On the other hand, if "0" is stored in MFSFETIA,
The potential of BLl remains Ov as shown by the dotted line, but in this case, since "1" is stored in the dummy cell MFSFET1a, the potential of BLld gradually increases as shown by the dotted line.
ここで5A23をオン状態にすると、BLldの電位が
5vに上昇し、BLIの電位はOvのままとなる。When 5A23 is turned on here, the potential of BLld rises to 5V, and the potential of BLI remains at Ov.
したがって、前記同様、これらの電位を適宜の手段で検
出することにより読み出し動作が可能になる。Therefore, as described above, reading operation is possible by detecting these potentials by appropriate means.
本実施例によれば、基準電位をダミーセルから供給する
ようにしたので、基準電位を別に入力する場合に比べて
誤動作の発生確率が減少し、信頼性が向上する。According to this embodiment, since the reference potential is supplied from the dummy cell, the probability of occurrence of malfunction is reduced and reliability is improved compared to the case where the reference potential is input separately.
(発明の効果)
以上の説明から明らかなように、本発明によれば、不揮
発性で、非破壊的なデータの書き替えが可能な半導体記
憶装置を提供できるようになる。(Effects of the Invention) As is clear from the above description, according to the present invention, it is possible to provide a semiconductor memory device that is nonvolatile and allows data to be rewritten in a nondestructive manner.
81図は本発明の記憶装置の1セルの構成を示した回路
図、第2図は各セル間の接続方法を示した回路図、w4
3図は読み出し動作のタイミングチャート、第4図は書
き込み動作のタイミングチャート、第5図は本発明の他
の実施例の回路図、第6図は他の実施例の読み出し動作
のタイミングチャート、第7図はMFSFETの断面図
、wg図は強誘電体の機能を説明するための図、第9図
はMFSFETの動作を説明するための図、第10図は
MFSFETのソース・ドレイン電流とゲート電圧Vg
との関係を示した図である。Figure 81 is a circuit diagram showing the configuration of one cell of the memory device of the present invention, Figure 2 is a circuit diagram showing the connection method between each cell, w4
3 is a timing chart of a read operation, FIG. 4 is a timing chart of a write operation, FIG. 5 is a circuit diagram of another embodiment of the present invention, and FIG. 6 is a timing chart of a read operation of another embodiment. Figure 7 is a cross-sectional view of the MFSFET, the wg diagram is a diagram to explain the function of the ferroelectric, Figure 9 is a diagram to explain the operation of the MFSFET, and Figure 10 is the source/drain current and gate voltage of the MFSFET. Vg
FIG.
Claims (1)
誘電体をゲート絶縁膜とする電界効果型トランジスタを
行列状に配置してなる半導体記憶装置において、 各行のトランジスタのゲート電極を共通接続するワード
ライン群と、 各行のトランジスタのソース/ドレインの一方を共通接
続するビットライン群と、 各列のトランジスタのソース/ドレインの他方を共通接
続すると共に、各トランジスタにウェル電位を供給する
プレートライン群とを具備したことを特徴とする半導体
記憶装置。(2)1本のワードラインのみを選択的に第
1の電位とし、他のワードラインをフローティング状態
にするワードライン選択手段と、 1本のプレートラインのみを選択的に第2の電位とし、
他のプレートラインをフローティング状態にするプレー
トライン選択手段と、 ワードライン選択手段およびビットライン選択手段の選
択に応答した1本のビットライン電位を検出する電位検
出手段とを具備し、 読み出し時には、前記第1および第2の電位を同電位と
することを特徴とする特許請求の範囲第1項記載の半導
体記憶装置。 (3)前記電位検出手段は、前記第1および第2の電位
のほぼ1/2の基準電位が入力されるセンスアンプであ
り、該センスアンプは、基準電位とビットライン電位と
を比較して、比較結果を出力することを特徴とする特許
請求の範囲第2項記載の半導体記憶装置。 (4)書き込み時には、前記第1および第2の電位の電
位差を予定の電位以上とすることを特徴とする特許請求
の範囲第2項または第3項記載の半導体記憶装置。 (5)ウエル表面に1組のソース/ドレインを有し、強
誘電体をゲート絶縁膜とする電界効果型トランジスタを
行列状に配置してなる半導体記憶装置において、 前記各電界効果型トランジスタと同一列上で対をなし、
該電界効果型トランジスタと相補的なデータが記憶され
る、強誘電体をゲート絶縁膜とするダミー電界効果型ト
ランジスタと、 各行のトランジスタのゲート電極を共通接続するワード
ライン群と、 各行のダミートランジスタのゲート電極を共通接続する
ダミーワードライン群と、 各行のトランジスタのソース/ドレインの一方を共通接
続するビットライン群と、 各行のダミートランジスタのソース/ドレインの一方を
共通接続するダミービットライン群と、各列のトランジ
スタのソース/ドレインの他方およびダミートランジス
タのソース/ドレインの他方を共通接続すると共に、各
トランジスタおよびダミートランジスタにウェル電位を
供給するプレートライン群とを具備したことを特徴とす
る半導体記憶装置。 (6)対をなす1組のワードラインおよびダミーワード
ラインを選択的に第1の電位とし、他のワードラインお
よびダミーワードラインをフローティング状態にするワ
ードライン選択手段と、 1本のプレートラインのみを選択的に第2の電位とし、
他のプレートラインをフローティング状態にするプレー
トライン選択手段と、 ワードライン選択手段およびビットライン選択手段の選
択に応答した、対をなす1組のビットラインおよびダミ
ービットラインの電位を検出する電位検出手段とを具備
し、 読み出し時には、前記第1および第2の電位を同電位と
することを特徴とする特許請求の範囲第5項記載の半導
体記憶装置。 (7)前記電位検出手段は、ビットライン電位とダミー
ビットライン電位とを比較して、比較結果を出力するこ
とを特徴とする特許請求の範囲第6項記載の半導体記憶
装置。 (8)書き込み時には、前記第1および第2の電位の電
位差を予定の電位以上とすることを特徴とする特許請求
の範囲第6項または第7項記載の半導体記憶装置。 (9)前記ゲート絶縁膜を構成する強誘電体はPb(Z
r、Ti)O_3であることを特徴とする特許請求の範
囲第1項ないし第8項のいずれかに記載の半導体記憶装
置。 (10)前記Pb(Zr、Ti)O_3強誘電体におけ
るZrの組成比は0.6以下であることを特徴とする特
許請求の範囲第9項記載の半導体記憶装置。 (11)前記ゲート絶縁膜を構成する強誘電体の厚みは
、0.5μm以下であることを特徴とする特許請求の範
囲第1項ないし第10項のいずれかに記載の半導体記憶
装置。[Scope of Claims] (1) In a semiconductor memory device in which field effect transistors having a pair of source/drain on the well surface and having a ferroelectric gate insulating film are arranged in a matrix, each row A word line group commonly connects the gate electrodes of the transistors, a bit line group commonly connects one of the sources/drains of the transistors in each row, a group of bit lines commonly connects the other source/drain of the transistors in each column, and What is claimed is: 1. A semiconductor memory device comprising a plate line group for supplying a well potential. (2) word line selection means that selectively sets only one word line to a first potential and other word lines to a floating state; selectively sets only one plate line to a second potential;
plate line selection means for setting the other plate lines in a floating state; and potential detection means for detecting the potential of one bit line in response to the selection of the word line selection means and the bit line selection means; 2. The semiconductor memory device according to claim 1, wherein the first and second potentials are the same potential. (3) The potential detection means is a sense amplifier to which a reference potential that is approximately 1/2 of the first and second potentials is input, and the sense amplifier compares the reference potential and the bit line potential. 3. The semiconductor memory device according to claim 2, wherein the semiconductor memory device outputs the comparison results. (4) The semiconductor memory device according to claim 2 or 3, wherein during writing, the potential difference between the first and second potentials is set to be equal to or higher than a predetermined potential. (5) In a semiconductor memory device in which field effect transistors having a pair of source/drain on a well surface and having a ferroelectric material as a gate insulating film are arranged in a matrix, the same as each of the above field effect transistors. Paired on the column,
A dummy field effect transistor having a ferroelectric gate insulating film in which data complementary to the field effect transistor is stored; a word line group commonly connecting the gate electrodes of the transistors in each row; and a dummy transistor in each row. a group of dummy word lines that commonly connect the gate electrodes of the transistors; a group of bit lines that commonly connect one of the sources and drains of the transistors in each row; and a group of dummy bit lines that commonly connects one of the sources and drains of the dummy transistors in each row. , a semiconductor comprising a plate line group commonly connecting the other source/drain of the transistors in each column and the other source/drain of the dummy transistor, and supplying a well potential to each transistor and the dummy transistor. Storage device. (6) Word line selection means that selectively sets a pair of word lines and dummy word lines to a first potential and puts other word lines and dummy word lines in a floating state, and only one plate line. is selectively set to a second potential,
Plate line selection means for setting the other plate lines in a floating state; and potential detection means for detecting the potentials of a pair of bit lines and dummy bit lines in response to selection by the word line selection means and the bit line selection means. 6. The semiconductor memory device according to claim 5, wherein the first and second potentials are set to the same potential during reading. (7) The semiconductor memory device according to claim 6, wherein the potential detection means compares a bit line potential and a dummy bit line potential and outputs a comparison result. (8) The semiconductor memory device according to claim 6 or 7, wherein during writing, the potential difference between the first and second potentials is set to be equal to or higher than a predetermined potential. (9) The ferroelectric material constituting the gate insulating film is Pb(Z
9. The semiconductor memory device according to any one of claims 1 to 8, characterized in that the semiconductor memory device is R, Ti)O_3. (10) The semiconductor memory device according to claim 9, wherein the composition ratio of Zr in the Pb(Zr,Ti)O_3 ferroelectric material is 0.6 or less. (11) The semiconductor memory device according to any one of claims 1 to 10, wherein the ferroelectric material constituting the gate insulating film has a thickness of 0.5 μm or less.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32083090A JP3067200B2 (en) | 1990-11-27 | 1990-11-27 | Semiconductor storage device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32083090A JP3067200B2 (en) | 1990-11-27 | 1990-11-27 | Semiconductor storage device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04192173A true JPH04192173A (en) | 1992-07-10 |
JP3067200B2 JP3067200B2 (en) | 2000-07-17 |
Family
ID=18125713
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32083090A Expired - Lifetime JP3067200B2 (en) | 1990-11-27 | 1990-11-27 | Semiconductor storage device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3067200B2 (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5666305A (en) * | 1993-03-29 | 1997-09-09 | Olympus Optical Co., Ltd. | Method of driving ferroelectric gate transistor memory cell |
US6178107B1 (en) | 1998-10-28 | 2001-01-23 | Hyundai Electronics Industries Co., Ltd. | Ferroelectric random access memory device capable of reducing operation frequency of reference cell |
US6356475B1 (en) | 1995-09-08 | 2002-03-12 | Fujitsu Limited | Ferroelectric memory and method of reading out data from the ferroelectric memory |
US8004871B2 (en) | 2008-05-26 | 2011-08-23 | Panasonic Corporation | Semiconductor memory device including FET memory elements |
-
1990
- 1990-11-27 JP JP32083090A patent/JP3067200B2/en not_active Expired - Lifetime
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5666305A (en) * | 1993-03-29 | 1997-09-09 | Olympus Optical Co., Ltd. | Method of driving ferroelectric gate transistor memory cell |
US6356475B1 (en) | 1995-09-08 | 2002-03-12 | Fujitsu Limited | Ferroelectric memory and method of reading out data from the ferroelectric memory |
US6178107B1 (en) | 1998-10-28 | 2001-01-23 | Hyundai Electronics Industries Co., Ltd. | Ferroelectric random access memory device capable of reducing operation frequency of reference cell |
US8004871B2 (en) | 2008-05-26 | 2011-08-23 | Panasonic Corporation | Semiconductor memory device including FET memory elements |
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Publication number | Publication date |
---|---|
JP3067200B2 (en) | 2000-07-17 |
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