JPH07176184A - Semiconductor memory and writing and reading method for data in the semiconductor memory - Google Patents

Semiconductor memory and writing and reading method for data in the semiconductor memory

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JPH07176184A
JPH07176184A JP5319740A JP31974093A JPH07176184A JP H07176184 A JPH07176184 A JP H07176184A JP 5319740 A JP5319740 A JP 5319740A JP 31974093 A JP31974093 A JP 31974093A JP H07176184 A JPH07176184 A JP H07176184A
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write
electrode
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JP5319740A
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Inventor
Masami Tanioku
正巳 谷奥
Original Assignee
Mitsubishi Electric Corp
三菱電機株式会社
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Abstract

PURPOSE:To obtain a semiconductor memory which can surely read and write data even when a memory cell is more miniaturized, and a writing and reading method for data in the semiconductor memory. CONSTITUTION:A memory cell MC comprises a storage node SN which holds a high potential VH or a low potential VL indicating a binary signal, a writing transistor Q1, and a reading transistor Q2. When data is read out, after a read- out bit line BL1' is previously charged, a potential of a read-out word line WL1' is dropped and a threshold value of the transistor Q2 is varied, the transistor Q2 is turned on or off in accordance with the potential VH or VL of the storage node SL. The potential VH or VL of the storage node SN is discriminated by detecting a current flowing the read-out bit line BL1' by a sense amplifier S/A1.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】この発明は半導体記憶装置と、その半導体記憶装置におけるデータの書込および読出方法に関し、特に、行および列方向に配列された複数のメモリセルを備え、データの読み書きが可能な半導体記憶装置と、その半導体記憶装置におけるデータの書込および読出方法に関する。 BACKGROUND OF THE INVENTION and the present invention is a semiconductor memory device, a writing and reading process of data in the semiconductor memory device, in particular, it comprises a plurality of memory cells arranged in rows and columns, reading and writing of data a semiconductor memory device capable relates writing and reading method of data in the semiconductor memory device.

【0002】 [0002]

【従来の技術】図10は従来の半導体記憶装置Hの構成を示す一部省略した回路ブロック図である。 BACKGROUND OF THE INVENTION FIG. 10 is a partially omitted circuit block diagram showing a configuration of a conventional semiconductor memory device H. この半導体記憶装置Hは、行および列方向に配列された複数のメモリセルMC(図では2行2列に略記されている。)を含み、各メモリセルMCは直列接続されたトランジスタQ、ストレージノードSNおよびコンデンサCPを含む。 The semiconductor memory device H includes line and includes a column plurality of memory cells arranged in MC (which is abbreviated in two rows and two columns in FIG.), The transistor Q each memory cell MC is connected in series, storage including the node SN and a capacitor CP. また、この半導体記憶装置Hは、各メモリセル行に対応して設けられたワード線WL1,WL2と、各メモリセル列に対応して設けられたビット線BL1,BL2 Further, the semiconductor memory device H, the word lines WL1, WL2 provided corresponding to each memory cell row, the bit lines provided corresponding to each memory cell column BL1, BL2
と、ビット線BL1,BL2をプリチャージするためのプリチャージ線PCLおよびトランジスタQB1,QB When the bit lines BL1, BL2 precharge line PCL and the transistor for precharging the QB1, QB
2と、ビット線BL1,BL2の電位変化を検出するためのセンスアンプS/A1,S/A2とを含む。 2, and a sense amplifier S / A1, S / A2 for detecting a potential change of the bit lines BL1, BL2.

【0003】各メモリセルMCのトランジスタQのソースはそのメモリセル列のビット線BL1またはBL2に接続され、各メモリセルMC2のトランジスタQのゲートはそのメモリセル行のワード線WL1またはWL2に接続され、各メモリセルMCのコンデンサCの一方電極は接地されている。 [0003] The source of the transistor Q of each memory cell MC is connected to bit line BL1 or BL2 of the memory cell column, the gate of the transistor Q of each memory cell MC2 is connected to the word line WL1 or WL2 of the memory cell rows , one electrode of the capacitor C of each memory cell MC is grounded. また、ビット線線BL1,BL2の一方端はセンスアンプS/A1,S/A2に接続され、 Further, one end of the bit lines lines BL1, BL2 are connected to the sense amplifier S / A1, S / A2,
ビット線BL1,BL2の他方端はトランジスタQB The other end of the bit lines BL1, BL2 transistor QB
1,QB2を介してプリチャージ線PCLに接続されている。 It is connected to a precharge line PCL via the 1, QB2.

【0004】データを書込む場合は、たとえばビット線BL1の電位を高電位VHまたは低電位VL(2値信号「1」または「0」に対応している。)にした後、ワード線WL1を昇圧させる。 [0004] When writing data, for example after the potential of the bit line BL1 to the high potential VH or the low potential VL (corresponds to a binary signal "1" or "0".), The word line WL1 to boosted. これにより、ワード線WL1 As a result, the word line WL1
に接続されたメモリセルMCのトランジスタQがオンしてビット線BL1およびワード線WL1の両方に接続されたメモリセルMCのストレージノードSNがビット線BL1と同電位となり、ストレージノードSNの電位V Attached storage node SN of both the memory cells MC connected to the transistor Q of the memory cell MC is turned on the bit lines BL1 and the word line WL1 becomes the same potential as the bit line BL1, the voltage V of the storage node SN
HまたはVLに応じた量の電荷がコンデンサCに蓄えられる。 The amount of charge corresponding to H or VL is stored in the capacitor C. この後、ワード線WL1を降圧させてトランジスタQをオフさせ、そのメモリセルMCへのデータの書込みを終了する。 Thereafter, by stepping down the word lines WL1 to turn off the transistor Q, and terminates the writing of data into the memory cell MC. なお、このような半導体記憶装置Hにあっては、コンデンサCPに蓄えられた電荷がトランジスタQのドレインから半導体基板へ拡散して徐々に減少するので、データを周期的に再書込(リフレッシュ)する必要がある。 Incidentally, in such a semiconductor memory device H, the charge stored in the capacitor CP decreases gradually diffuse into the semiconductor substrate from the drain of the transistor Q, the data periodically rewrite (refresh) There is a need to.

【0005】また、データを読出す場合は、トランジスタQB1をオンさせてビット線BL1を低電位VL以上高電位VH以下の電位にプリチャージした後、ワード線WL1を昇圧させてトランジスタQをオンさせる。 [0005] When reading data, after precharging the bit line BL1 to the low potential VL or high voltage VH less potential to turn on the transistors QB1, turning on the transistor Q by boosting the word line WL1 . これによりコンデンサCに蓄えられていた電荷がビット線B Bit line B thereby charges stored in the capacitor C
L1に流れ込み、ビット線BL1の電位が変化する。 It flows into L1, the potential of the bit line BL1 is changed. ストレージノードSNに書込まれた電位が高電位VHである場合はビット線BL1の電位が上昇し、逆に、ストレージノードSNに書込まれた電位が低電位VLである場合はビット線BL1の電位が下降する。 When written to the storage node SN potential is at the high potential VH rises the potential of the bit line BL1, conversely, if the potential written in the storage node SN is low potential VL of the bit lines BL1 potential is lowered. この電位の変化をセンスアンプS/A1で検出してストレージノードS The storage node S detects the change in potential at the sense amplifier S / A1
Nが高電位VHであるか低電位VLであるかを判定し、 N is determined whether the low potential VL or a high potential VH,
メモリセルMCの記憶している2値信号が「1」であるか「0」であるかを判定する。 It determines whether binary signal stored in the memory cell MC is "1" or "0".

【0006】 [0006]

【発明が解決しようとする課題】しかしながら、このような半導体記憶装置Hにあっては、メモリセルMCの微細化を進めると、コンデンサCPの電極面積が減少してコンデンサCに蓄積される電荷量が減少し、読出時においてビット線BL1,BL2の電位変化量をセンスアンプS/A1,S/A2で判定できなくなり、データの読出しが困難になるという問題があった。 [SUMMARY OF THE INVENTION However, in such a semiconductor memory device H, the advancing miniaturization of the memory cell MC, and the amount of charge electrode area of ​​the capacitor CP is accumulated to the capacitor C decreases there decreased, can not be determined a potential variation of the bit lines BL1, BL2 in the sense amplifier S / A1, S / A2 in the read, there is a problem that reading of data difficult.

【0007】コンデンサCPを3次元構造にして電極面積を大きくしたり高誘電率絶縁膜を採用して蓄積される電荷量を増大させ、微細化の限界を延ばすことも試みられているが容易でない。 [0007] the capacitor CP to a three-dimensional structure of the electrode area larger or employ a high dielectric constant insulating film to increase the amount of charge accumulated, not easy but also has been tried to extend the limits of miniaturization .

【0008】それゆえに、この発明の主たる目的は、メモリセルの微細化を進めた場合でもデータを確実に読み書きできる半導体記憶装置と、その半導体記憶装置におけるデータの書込および読出方法を提供することである。 [0008] It is another object of the present invention comprises a semiconductor memory device in which data can be read and written reliably even when miniaturized memory cell, to provide a writing and reading process of data in the semiconductor memory device it is.

【0009】 [0009]

【課題を解決するための手段】この発明の第1の半導体記憶装置は、行および列方向に配列された複数のメモリセルを備え、データの読み書きが可能な半導体記憶装置において、前記メモリセルは、2値信号を表わす第1または第2の電位を保持する記憶ノードと、その第1の電極が前記記憶ノードに接続され、その第2の電極に前記第1または第2の電位が印加され、その制御電極に前記記憶ノードへの前記2値信号の書込を指令する書込指令信号が入力される書込トランジスタと、その第1の制御電極が前記記憶ノードに接続され、その第1および第2 According to a first aspect of the semiconductor memory device of the invention comprises a plurality of memory cells arranged in rows and columns, the semiconductor memory device can be read and written data, the memory cell is a storage node for holding the first or second potential representing a binary signal, its first electrode connected to said storage node, said first or second potential is applied to the second electrode , a write transistor writing command signal for commanding the writing of the binary signal to the storage node to the control electrode is inputted, is connected to the first control electrode said storage node, a first and the second
の電極が該第1および第2の電極間の導通状態を検出するための導通状態検出手段に接続され、その第2の制御電極に前記記憶ノードに書込まれた前記2値信号の読出しを指令する読出指令信号が入力される読出トランジスタとを含むことを特徴としている。 The electrode connected to the conductive state detection means for detecting the conduction state between the first and second electrodes, the reading of the second said binary signal written in said storage node to the control electrode of the It is characterized in that it comprises a read transistor reading command signal command is inputted.

【0010】また、この発明の第2の半導体記憶装置は、行および列方向に配列された複数のメモリセルを備え、データの読み書きが可能な半導体記憶装置において、前記メモリセルは、2値信号を表わす第1または第2の状態に分極する強誘電体コンデンサと、その第1の電極が前記強誘電体コンデンサの一方電極に接続され、 Further, the second semiconductor memory device of the invention comprises a plurality of memory cells arranged in rows and columns, the semiconductor memory device can be read and written data, the memory cell is a binary signal a first or ferroelectric capacitor polarized in the second state representing a, its first electrode connected to one electrode of the ferroelectric capacitor,
その第2の電極に前記強誘電体コンデンサを前記第1または第2の状態に分極させるための第1または第2の電位が印加され、その制御電極に前記強誘電体コンデンサへの前記2値信号の書込を指令する書込指令信号が入力される書込トランジスタと、その第1の制御電極が前記強誘電体コンデンサの他方電極に接続され、その第1および第2の電極が該第1および第2の電極間の導通状態を検出するための導通状態検出手段に接続され、その第2の制御電極に前記記憶ノードに書込まれた前記2値信号の読出しを指令する読出指令信号が入力される読出トランジスタとを含むことを特徴としている。 The first or second potential of the ferroelectric capacitor for polarized in the first or second state is applied to the second electrode, the two values ​​to the ferroelectric capacitor to the control electrode a write transistor writing instruction signal for instructing a write signal is input, the first control electrode connected to the other electrode of the ferroelectric capacitor, said its first and second electrodes 1 and is connected to the conductive state detection means for detecting the conduction state between the second electrode, the read command signal for commanding the reading of the second said binary signal written in said storage node to the control electrode of the There is characterized in that it comprises a read transistor to be inputted.

【0011】また、前記書込トランジスタは半導体基板に形成されたバルクトランジスタであり、前記読出トランジスタは前記読出トランジスタの上方に絶縁して形成された薄膜トランジスタであることとしてもよい。 Further, the write transistor is a bulk transistor formed on a semiconductor substrate, it is also possible the reading transistor is a thin film transistor formed by insulating above the readout transistor.

【0012】また、前記読出トランジスタの第2の制御電極は該読出トランジスタのチャネル領域上に直接または絶縁膜を介して設けられていることとしてもよい。 Further, the second control electrodes of said read transistor may be provided directly or via an insulating film on a channel region of said read out transistor.

【0013】また、前記絶縁膜はゲート絶縁膜と同程度またはそれ以下の膜厚であることとしてもよい。 Further, the insulating film may be in a film thickness of the gate insulating film and the same degree or less.

【0014】また、各メモリセル行に対応して設けられた書込ワード線および読出ワード線と、各メモリセル列に対応して設けられた書込ビット線および読出ビット線とを備え、前記各メモリセル行を構成する各メモリセルの書込トランジスタの制御電極が前記書込ワード線に接続され、前記各メモリセル行を構成する各メモリセルの読出トランジスタの第2の制御電極が前記読出ワード線に接続され、前記各メモリセル列を構成する各メモリセルの書込トランジスタの第2の電極が前記書込ビット線に接続され、前記各メモリセル列を構成する各メモリセルの読出トランジスタの第2の電極が前記読出ビット線に接続されていてもよい。 Further, with the write word lines and read word lines provided corresponding to each memory cell row, and a write bit line and read bit lines provided corresponding to each memory cell column, the the control electrode of the write transistor of each memory cell constituting each memory cell row is connected to the write word line, a second control electrode the reading of the read transistor of each memory cell constituting said each memory cell row is connected to a word line, the second electrode of the write transistor of each memory cell constituting each memory cell column is connected to the write bit lines, read transistor of each memory cell constituting the respective memory cell columns the second electrode may be connected to the read bit lines.

【0015】また、前記各メモリセル列を構成する各メモリセルの書込トランジスタの第2の電極が一方方向に隣接するメモリセルの記憶ノードに接続され、一方方向端のメモリセルの書込トランジスタの第2の電極が前記書込ビット線に接続されていてもよい。 Further, the write transistor of the second electrode of the write transistor of each memory cell memory cell columns constituting the is connected to the storage node of the other hand a memory cell adjacent in the direction, whereas the direction end of the memory cell the second electrode may be connected to the write bit line.

【0016】また、前記各メモリセル列を構成するメモリセルの読出トランジスタの第2の電極が一方方向に隣接するメモリセルの読出トランジスタの第1の電極に接続され、一方方向端のメモリセルの読出トランジスタの第2の電極が前記読出ビット線に接続されていてもよい。 Further, the second electrode is connected to the first electrode of the read transistor in the other hand a memory cell adjacent in the direction, whereas the direction end of the memory cell of the read transistors of the memory cells constituting each memory cell column a second electrode of the read transistor may be connected to the read bit line.

【0017】また、前記書込ビット線と前記読出ビット線が共通化されていてもよい。 Further, the read bit line and the write bit line may be shared. また、前記書込トランジスタと前記読出トランジスタは互いに導電形式が異なるトランジスタであり、前記書込ワード線と前記読出ワード線が共通化されていてもよい。 Further, the write transistor and the read transistor is conductive type different transistors from each other, the read word line and the write word line may be shared.

【0018】また、この発明の第1の半導体記憶装置におけるデータの書込および読出方法は、2値信号を表わす第1または第2の電位を保持する記憶ノードと、前記記憶ノードに前記2値信号を書込むための書込トランジスタと、前記記憶ノードに書込まれた前記2値信号を読出すための読出トランジスタとを含むメモリセルを備えた半導体記憶装置におけるデータの書込および読出方法であって、前記書込トランジスタの第2の電極に前記第1または第2の電位を印加し、該書込トランジスタの制御電極に書込指令信号を出力して前記記憶ノードに前記第1または第2の電位を保持させ、前記読出トランジスタの前記第2の制御電極に読出指令信号を出力して該読出トランジスタのしきい値を変化させ、導通状態検出手段によって検出し [0018] The writing and reading method of data in the first semiconductor memory device comprising a memory node holding the first or second potential representing a binary signal, said binary to said storage node a write transistor for writing a signal, in writing and reading method of data in a semiconductor memory device including a memory cell that includes a read transistor for reading said binary signal written in said storage node there are, said applying the first or second potential to the second electrode of the write transistor, said first or to said storage node and outputs a write command signal to the control electrode of 該書 write transistor to hold the second potential, the read transistor and the second control electrode and outputs the read instruction signal to change the threshold value of said read out transistor, detected by the conductive state detection means 前記第1および第2の電極間の導通状態から前記記憶ノードの電位を判定することを特徴としている。 It is characterized by determining the potential of the storage node from the conduction state between the first and second electrodes.

【0019】また、この発明の第2の半導体記憶装置におけるデータの書込および読出方法は、2値信号を表わす第1または第2の状態に分極する強誘電体コンデンサと、前記強誘電体コンデンサに前記2値信号を書込むための書込トランジスタと、前記強誘電体コンデンサに書込まれた前記2値信号を読出すための読出トランジスタとを含むメモリセルを備えた半導体記憶装置におけるデータの書込および読出方法であって、前記書込トランジスタの第2の電極に第1または第2の電位を印加し、該書込トランジスタの制御電極に書込指令信号を出力して前記強誘電体コンデンサを前記第1または第2の状態に分極させ、前記読出トランジスタの第2の制御電極に読出指令信号を出力して該読出トランジスタのしきい値を変化させ、導通状 Further, the second writing and reading method of data in the semiconductor memory device includes a ferroelectric capacitor polarized in the first or second state representing a binary signal, the ferroelectric capacitor of the present invention said a write transistor for writing a binary signal, the data in the semiconductor memory device including a memory cell that includes a read transistor for reading said binary signal written in said ferroelectric capacitor a writing and reading methods, the second to the first or second potential is applied to the electrodes, the ferroelectric outputs a write command signal to the control electrode of 該書 write transistors of the write transistor the capacitor is polarized in the first or second state, to change the threshold value of the second control electrode out said read and outputs a read command signal transistor of said read transistor, conduction shape 検出手段によって検出した前記第1 It said detected by the detection means first
および第2の電極間の導通状態から前記強誘電体コンデンサの分極の状態を判定することを特徴としている。 And it is characterized in that the conduction state between the second electrode to determine the state of polarization of the ferroelectric capacitor.

【0020】 [0020]

【作用】この発明の第1の半導体記憶装置と、その半導体記憶装置におけるデータの書込および読出方法にあっては、2値信号を表わす第1または第2の電位を保持する記憶ノード、書込トランジスタおよび読出トランジスタを含むメモリセルを備える。 [Action] a first semiconductor memory device of the present invention, in the writing and reading process of data in the semiconductor memory device, a storage node for holding the first or second potential representing a binary signal, writing a memory cell including a write transistor and a read transistor. 記憶ノードは書込トランジスタの第1の電極と読出トランジスタの第1の制御電極の間に接続される。 Storage node is connected between the first control electrode of the first electrode and the read transistor of the write transistor. データを書込む場合は、書込トランジスタの第2の電極に第1または第2の電位を印加し、その制御電極に書込指令信号を出力して記憶ノードに第1または第2の電位を保持させる。 When writing data, the first or second potential is applied to the second electrode of the write transistor, the first or second potential to the storage node to output the write command signal to the control electrode to be held. データを読出す場合は、読出トランジスタの第2の制御電極に読出指令信号を出力してそのしきい値を変化させ、第1および第2の電極間の導通状態を検出して記憶ノードの電位を判定する。 When reading the data, and outputs the read instruction signal to the second control electrode of the read transistor by changing the threshold voltage of the detection and stores node conduction state between the first and second electrodes the judges. このように記憶ノードの電位を読出トランジスタの導通状態に変換して読出すので、たとえメモリセルの微細化が進められた場合でも、従来のようにデータ読出時の電荷量が不足することがなく、データを確実に読出すことができる。 Since reads thus converts the potential of the storage node in the conductive state of the read transistor, even if the miniaturization of the memory cell is advanced, without charge amount of the data read as in the prior art is insufficient , data can be reliably read out.

【0021】また、この発明の第2の半導体記憶装置と、その半導体記憶装置におけるデータの書込および読出方法にあっては、2値信号を表わす第1または第2の状態に分極する強誘電体コンデンサ、書込トランジスタおよび読出トランジスタを含むメモリセルを備える。 Further, the ferroelectric to polarize the second semiconductor memory device of the present invention, in the writing and reading process of data in the semiconductor memory device, the first or second state representing a binary signal body capacitor, a memory cell including a write transistor and a read transistor. 強誘電体コンデンサは書込トランジスタの第1の電極と読出トランジスタの第1の制御電極の間に接続される。 Ferroelectric capacitor is connected between the first control electrode of the first electrode and the read transistor of the write transistor. データを書込む場合は、書込トランジスタの第2の電極に第1または第2の電位を印加し、その制御電極に書込指令信号を出力して強誘電体コンデンサを第1または第2 When writing data, the write to the second electrode of the transistor by applying a first or second potential, the ferroelectric capacitor and outputs a write command signal to the control electrode and the first or second
の状態に分極させる。 It is polarized in the state. データを読出す場合は、読出トランジスタの第2の制御電極に読出指令信号を出力してそのしきい値を変化させ、第1および第2の電極間の導通状態を検出して強誘電体コンデンサの分極状態を判定する。 When reading the data, and outputs the read instruction signal to the second control electrode of the read transistor by changing the threshold, the ferroelectric capacitor by detecting the conductive state between the first and second electrodes judges of the polarization state. このように強誘電体コンデンサの分極状態を読出トランジスタの導通状態に変換して読出すので、たとえメモリセルの微細化が進められた場合でも、従来のようにデータ読出時の電荷量が不足することがなく、データを確実に読出すことができる。 Since reads and converts the polarization state of the ferroelectric capacitor in a conductive state of the read transistor, even if the miniaturization of the memory cell is advanced, the charge amount at the time of data reading as in the prior art is insufficient it does not have, the data can be issued surely read the. また、2値信号を強誘電体コンデンサの分極状態に変換して記憶するので、記憶したデータが揮発することがない。 Further, since the memory by converting a binary signal to the polarization state of the ferroelectric capacitor, the stored data will not be volatilized.

【0022】 [0022]

【実施例】 [実施例1]図1はこの発明の第1実施例による半導体記憶装置Aの構成を示す一部省略した回路ブロック図である。 EXAMPLES Example 1] FIG. 1 is a partially omitted circuit block diagram showing a configuration of a semiconductor memory device A according to a first embodiment of the invention. 図において、この半導体記憶装置Aは、行および列方向に配列された複数のメモリセルMC(図では2行2列に略記されている。)と、各メモリセル行に対応して設けられた書込ワード線WL1,WL2および読出ワード線WL1′,WL2′と、各メモリセル列に対応して設けられた書込ビット線BL1,BL2および読出ビット線BL1′,BL2′と、読出ビット線BL1′, In the figure, the semiconductor memory device A includes a plurality of memory cells MC arranged in rows and columns (in the figure are abbreviated in two rows and two columns.), Provided corresponding to each memory cell row write word lines WL1, WL2 and read word lines WL1 ', WL2' and, with each memory cell column write bit lines provided corresponding to BL1, BL2 and read bit lines BL1 ', BL2', read bit line BL1 ',
BL2′をプリチャージするためのプリチャージ線PC Pre-charge line PC for pre-charging the BL2 '
LおよびトランジスタQB1,QB2と、読出ビット線BL1′,BL2′の電位変化を検出するためのセンスアンプS/A1,S/A2とを含む。 Including the L and transistors QB1, QB2, and a sense amplifier S / A1, S / A2 for detecting a potential change of the read bit lines BL1 ', BL2'.

【0023】各メモリセルMCは、2値信号を表わす高電位VHまたは低電位VLを保持するストレージノードSN、ストレージノードSNに電位VHまたはVLを書込むための書込トランジスタQ1、およびストレージノードSNの電位VHまたはVLを読出すための読出トランジスタQ2を含む。 [0023] Each memory cell MC, the storage node SN to hold the high potential VH or the low potential VL represents a binary signal, the storage node write transistor Q1 for writing potential VH or VL to SN, and the storage node SN including a read transistor Q2 for reading of potentials VH or VL. 各メモリセルMC2の書込トランジスタQ1のゲートはそのメモリセル行の書込ワード線WL1またはWL2に接続され、そのソースはそのメモリセル列の書込ビット線BL1またはBL2に接続され、そのドレインはストレージノードSNに接続されている。 The gate of the write transistor Q1 of each memory cell MC2 is coupled to the write word line WL1 or WL2 of the memory cell row, the source of which is connected to the write bit line BL1 or BL2 of the memory cell columns, and the drain It is connected to the storage node SN. また、各メモリセルMCの読出トランジスタQ2 In addition, the read transistor Q2 of each memory cell MC
のゲートはストレージノードSNに接続され、そのドレインは接地され、そのソースはそのメモリセル列の読出ビット線BL1′またはBL2′に接続され、そのバックゲートはそのメモリセル行の読出ワード線WL1′またはWL2′に接続されている。 The gate is connected to the storage node SN, its drain is grounded, the source of which is connected to the read bit lines BL1 'and BL2' of the memory cell column, the back gate read word line WL1 of the memory cell rows' or it is connected to WL2 '. また、読出ビット線B Moreover, the read bit line B
L1′,BL2′の一方端はセンスアンプS/A1,S L1 ', BL2' sense amplifiers one end of the S / A1, S
/A2に接続され、読出ビット線BL1′,BL2′の他方端はトランジスタQB1,QB2を介してプリチャージ線PCLに接続されている。 Is connected to the / A2, the read bit lines BL1 ', BL2' other end of which is connected to the precharge line PCL via the transistor QB1, QB2.

【0024】待機中は、読出ワード線WL1′,WL [0024] waiting, read word line WL1 ', WL
2′にバックゲートバイアスを印加して読出トランジスタQ2のしきい値電圧を上げ、ストレージノードSNの電位VH,VLや読出ビット線BL1′,BL2′の電位に関係なく読出トランジスタQ2をオフさせておく。 2 'to raise the threshold voltage of the read transistor Q2 by applying a back-gate bias potential VH of the storage node SN, VL and read bit lines BL1', turns off the read transistor Q2 regardless of the potential of BL2 ' deep.

【0025】データを書込む場合は、まず、たとえば書込ビット線BL1の電位を高電位VHまたは低電位VL [0025] When writing data, first, for example, the potential of the write bit line BL1 high potential VH or the low potential VL
にして、次に書込ワード線WL1を昇圧させ書込トランジスタQ2をオンさせる。 A manner, then allowed to turn on the writing transistor Q2 boosts the write word line WL1. これにより、書込ビット線B Thus, the write bit line B
L1と書込ワード線WL1の両方に接続されたメモリセルMCのストレージノードSNの電位が書込ビット線B L1 and the potential of the storage node SN in both the memory cells MC connected to the write word line WL1 write bit line B
L1の電位VHまたはVLと同一になる。 L1 becomes equal to the potential VH or VL of. この後、書込ワード線WL1を降圧させて書込トランジスタQ1をオフさせると、ストレージノードSNの電位が高電位VH Then, when to turn off the write transistor Q1 by stepping down the write word line WL1, the storage node potential of the SN is high potential VH
または低電位VLに固定される。 Or it is fixed to the low potential VL. すなわち、ストレージノードSNに高電位VHまたは低電位VLが書込まれる。 That is, the high potential VH or the low potential VL is written to the storage node SN.

【0026】データを読出す場合は、まず、トランジスタQB1をオンして読出ビット線BL1′の電位を判定基準の電位にプリチャージする。 [0026] When reading the data, first, the precharge to the potential of criteria the potential of the read bit lines BL1 'by turning the transistor QB1. トランジスタQB1を閉じた後、読出ワード線WL1′の電位を下げ、ストレージノードSNが高電位VH程度ならば読出トランジスタQ2がオンし、ストレージノードSNが低電位VL以下ならば読出トランジスタQ2がオフするような電位に設定する。 After closing the transistors QB1, lowering the potential of the read word lines WL1 ', read transistor Q2 is turned on if the storage node SN is high potential VH about the read transistor Q2 is turned off if the storage node SN is low potential VL below It is set to such a potential. 読出トランジスタQ2がオンしたときは読出ビット線BL1′の電位が接地電位に向かって変化し、 When reading transistor Q2 is turned ON toward the potential of the read bit lines BL1 'and the ground potential changes,
読出トランジスタQ2がオフしているときは読出ビット線BL1′の電位は変化しない。 The potential of the read bit lines BL1 'when read transistor Q2 is turned off does not change. したがって、読出ビット線BL1′に流れる電流を容量性または抵抗性の負荷を持つセンスアンプS/A1で検出することにより、ストレージノードSNの電位を検出することができる。 Therefore, by detecting the current flowing through the read bit lines BL1 'in the sense amplifier S / A1 with capacitive or resistive loads, it is possible to detect the potential of the storage node SN. なお、同じ読出ビット線BL1′に接続されている他のメモリセルMCの読出トランジスタQ2はオフ状態にあるので、この判定動作に何ら影響を与えない。 Note that read transistor Q2 other memory cells MC connected to the same read bit line BL1 ', since in the off state, no effect on the determination operation. なお、リフレッシュは、センスアンプS/A1で検出したデータを書込ビット線BL1に送ることによって行なう。 Incidentally, the refresh is performed by sending the data detected by the sense amplifier S / A1 to the write bit line BL1.

【0027】図2は、図1に示したメモリセルMCの具体的な構造を例示する一部破断した断面図である。 [0027] FIG. 2 is a sectional view partially broken to illustrate the specific structure of the memory cell MC shown in FIG. 以下、メモリセルMCの製造方法を説明することにより、 Hereinafter, by describing the manufacturing method of the memory cell MC, and
その構造を明らかにする。 Clarify the structure. まず、シリコン基板1のシリコン酸化膜10で仕切られた活性領域上に書込トランジスタQ1を構成するゲート電極2(書込ワード線W First, a gate electrode 2 constituting the write transistor Q1 partitioned active regions in the silicon oxide film 10 of the silicon substrate 1 (write word line W
L)、ソース領域1aおよびドレイン領域1bを形成する。 L), to form a source region 1a and the drain region 1b. ソース領域1aとコンタクトさせて書込ビット線B Source region 1a and the contact is allowed write bit line B
Lを形成した後、全体を層間絶縁膜11で覆う。 After forming L, and the cover the whole with an interlayer insulating film 11. 次いで、層間絶縁膜11を貫通させてストレージノードSN Then, the storage node SN by penetrating the interlayer insulating film 11
を形成し、その下端をドレイン領域1bとコンタクトさせ、その上端を層間絶縁膜11から突出させる。 It is formed and its lower end is contact with the drain region 1b and protrudes the upper end from the interlayer insulating film 11. ここまでは通常のDRAMと同じ工程である。 Up to this point is the same process as a normal DRAM.

【0028】次に、層間絶縁膜11の表面から突出したストレージノードSNの表面を薄い絶縁膜5(たとえば熱酸化膜)で覆い、シリコン薄膜6をその上に重ねる。 Next, covered with a thin insulating film 5 (for example, thermal oxide film) the surface of the storage node SN, which protrude from the surface of the interlayer insulating film 11, overlap the silicon thin film 6 thereon.
このシリコン薄膜6が読出トランジスタQ2のチャネル領域などとなり、ストレージノードSNが読出トランジスタQ2のゲート電極を兼ねる。 The silicon thin film 6 becomes like channel region of the read transistor Q2, the storage node SN also serves as a gate electrode of the read transistor Q2. 読出トランジスタQ2 Read transistor Q2
のしきい値電圧はこのときにイオン注入して調整する。 The threshold voltage is adjusted by ion implantation at this time.
さらにその上にたとえばシリコンによるバックゲート7 Further back gate 7 by thereon example silicon
を形成して、イオン注入を施すと、シリコン薄膜6にソース領域6aおよびドレイン領域6bが自己整合的に形成される。 To form, when subjected to ion implantation, the source region 6a and the drain region 6b are formed in a self-aligned manner to the silicon thin film 6.

【0029】この実施例においては、ストレージノードSNの電荷を読出トランジスタQ2で増幅して読出ビット線BL1′に供給するので、ストレージノードSNの電荷をそのままビット線BL1に供給していた従来に較べ、多くの電荷を供給することができる。 [0029] In this embodiment, since the charge of the storage node SN are amplified by read transistor Q2 is supplied to the read bit lines BL1 ', compared with the prior art in which the charge of the storage node SN had as it is supplied to the bit line BL1 , it is possible to supply a lot of charges. したがって、 Therefore,
たとえメモリセルMCの微細化が進められた場合でも、 Even if the miniaturization of the memory cell MC is advanced,
従来のようにデータ読出時の電荷量が不足することがなく、データを確実に読出すことができる。 Without charge amount of the data read as in the prior art is insufficient, the data can be reliably read out.

【0030】また、従来の技術では、ストレージノードSNの絶縁膜11から突出している部分がコンデンサC Further, in the conventional art, partial capacitor C which protrudes from the insulating film 11 of the storage node SN
の一方電極に該当していたので、電荷量を大きくするためにはストレージノードSNの突出部の表面積を大きくとる必要があり、微細化に困難を来していたが、この実施例ではストレージノードSNの突出部が読出トランジスタQ2のゲートになるので、その大きさは書込トランジスタQ1のゲート長程度でよい。 While since not correspond to the electrodes, in order to increase the amount of charge must have a large surface area of ​​the projecting portion of the storage node SN, it had Kitashi difficulties miniaturization, the storage node in this embodiment of since the protruding portion of the SN is the gate of the read transistor Q2, the magnitude of which may be a gate length of about writing transistor Q1. また、ストレージノードSNの突出部の膜厚を厚くすることによって読出トランジスタQ2のゲート長を長くし、読出トランジスタQ2のゲート長を書込トランジスタQ1のゲート長よりも長くすることも可能である。 Also, a longer gate length of the read transistor Q2 by increasing the thickness of the projecting portion of the storage node SN, can be longer than the gate length of the write transistor Q1 a gate length of the read transistor Q2. したがって、書込トランジスタQ1の上方に読出トランジスタQ2を、書込トランジスタQ1と同程度またはそれ以下の面積で形成することができる。 Thus, the read transistor Q2 above the write transistor Q1, can be formed in the same degree or less area as the write transistor Q1. よって、従来のようにコンデンサCの電極面積の制約を受けることなく、書込トランジスタQ1 Thus, without being restricted by the conventional electrode area of ​​the capacitor C as the write transistor Q1
の微細化の限界までメモリセルMCの微細化を進めることができる。 Can be advanced miniaturization of the memory cells MC until the limit of miniaturization.

【0031】[実施例2]図3はこの発明の第2実施例による半導体記憶装置のメモリセルMC′の構造を示す一部破断した断面図である。 [0031] [Embodiment 2] FIG. 3 is a cross-sectional view partially broken showing the structure of a memory cell MC 'of the semiconductor memory device according to a second embodiment of the invention. このメモリセルMC′が図2に示したメモリセルMCと異なるところは読出トランジスタQ2のシリコン薄膜6とバックゲート7の間に絶縁膜8が設けられているところである。 The memory cell MC 'is different from the memory cell MC shown in FIG. 2 is where the insulating film 8 between the silicon thin film 6 and the back gate 7 of the read transistor Q2 is provided. その他の構造は図2に示したメモリセルMCと同じであるので説明は省略される。 Description The other structure is the same as the memory cell MC shown in FIG. 2 is omitted.

【0032】シリコン薄膜6には通常結晶粒界などが存在するため、PN接合部からの漏れ電流が大きい。 [0032] because of the presence of such normal grain boundaries in silicon thin film 6, a large leakage current from the PN junction. したがって、通常通りシリコン薄膜6とバックゲート7を直接接続すると、シリコン薄膜6のソース領域6aおよびドレイン領域6bからバックゲート7へリークする電流が無視できなくなる可能性がある。 Therefore, when connecting the usual silicon thin film 6 and the back gate 7 directly, there is a possibility that the current leaking to the back gate 7 from the source region 6a and the drain region 6b of the silicon thin film 6 can not be ignored. そこで、漏れ電流を減らすためにシリコン薄膜6とバックゲート7を絶縁膜8で分離したのである。 Therefore, it is a silicon thin film 6 and the back gate 7 in order to reduce the leakage current was isolated by an insulating film 8.

【0033】ただし、絶縁膜8の膜厚はできるだけ薄くする必要がある。 [0033] However, the thickness of the insulating film 8 is required to be as thin as possible. それは、絶縁膜8の膜厚が厚いと、シリコン薄膜6中でホットキャリアが生じた場合、バックゲート7に向かうホットキャリアがシリコン薄膜6と絶縁膜8の間に大量にトラップされ、トラップされたホットキャリアによる電界がバックゲート電圧として振る舞い、バックゲート電圧を印加しなくても某かの電圧を印加したことと同等になり、読出トランジスタQ2が正常に動作しなくなるからである。 This is because, if the thickness of the insulating film 8 is thick, if hot carriers are generated in the silicon thin film 6, the hot carrier towards the back gate 7 is large amount trapped between the silicon thin film 6 and the insulating film 8, the trapped behavior field as a back gate voltage due to the hot carrier, even without applying a back gate voltage and is equivalent to applying a certain one of the voltage, because the read transistor Q2 may not work properly. 絶縁膜8を薄くすれば、 If the thickness of the insulating film 8,
トラップされるホットキャリアの量が減少し、読出トランジスタQ2が正常に動作する。 Reduces the amount of hot carriers are trapped, read transistor Q2 operates normally.

【0034】[実施例3]図4はこの発明の第3実施例による半導体記憶装置Bの構成を示す一部省略した回路ブロック図である。 [0034] [Embodiment 3] FIG. 4 is a partially omitted circuit block diagram showing a configuration of a semiconductor memory device B according to a third embodiment of the present invention. この半導体記憶装置Bは、図1に示した半導体記憶装置Aにおいて書込ビット線BL1と読出ビット線BL1′を共通化したものである。 The semiconductor memory device B is obtained by sharing the write bit line BL1 and the read bit line BL1 'in the semiconductor memory device A shown in FIG. すなわち、半導体記憶装置Bは、半導体記憶装置Aにおいて書込ビット線BL1,BL2を省略し、各メモリセルMC That is, the semiconductor memory device B omits the write bit lines BL1, BL2 in the semiconductor memory device A, each of the memory cells MC
の書込トランジスタQ1のソースをそのメモリセル列の読出ビット線BL1′またはBL2′に接続したものである。 The source of the write transistor Q1 which are connected to the read bit line BL1 of the memory cell column 'or BL2'. 図1の半導体記憶装置Aにおいて、データの読出し中に同じメモリセル列のメモリセルMCにデータを書込まない限り、そのメモリセル列の書込ビット線BL In the semiconductor memory device A in FIG. 1, as long as during reading of the data is not written data into the memory cells MC in the same memory cell columns, write bit lines of the memory cell columns BL
1,BL2を使用することがない。 It is not possible to use the 1, BL2. したがって、そのような動作を禁止すれば、書込ビット線BL1,BL2と読出ビット線BL1′,BL2′を共通化しても動作上何ら支障はない。 Therefore, if prohibit such operation, the write bit lines BL1, BL2 and read bit lines BL1 ', BL2' not at all trouble on operation be made common to.

【0035】データを書込む場合は、まず、たとえばビット線BL1′の電位を高電位VHまたは低電位VLにし、次に書込ワード線WL1を昇圧させて書込トランジスタQ1をオンさせる。 [0035] When writing data, first, for example, the potential of the bit line BL1 'to the high potential VH or the low potential VL, turning on the write transistor Q1 then boosts the write word line WL1. これにより、ビット線BL1′ As a result, the bit line BL1 '
と書込ワード線WL1の両方に接続されたメモリセルM Memory cells M connected to both the write word lines WL1 and
CのストレージノードSNの電位がビット線BL1′の電位VHまたはVLと同一になる。 Potential of C in the storage node SN is equal to the potential VH or VL of the bit line BL1 '. 次いで、書込ワード線WL1を降圧させて書込トランジスタQ1をオフさせると、ストレージノードSNの電位VHまたはVLが固定される。 Then, when to turn off the write transistor Q1 by stepping down the write word line WL1, the potential VH or VL of the storage node SN is fixed.

【0036】データを読出す場合は、まず、トランジスタQB1をオンさせてビット線BL1′を判定基準の電位にプリチャージする。 [0036] When reading data, first precharged to a potential reference for determining the bit lines BL1 'and turns on the transistor QB1. トランジスタQB1をオフさせた後、読出ワード線WL1′の電位を下げ、ストレージノードSNの電位が高電位VH程度ならば読出トランジスタQ2がオンし、ストレージノードSNの電位が低電位VL以下ならばオフであるような電位に設定する。 After turning off the transistor QB1, lowering the potential of the read word lines WL1 ', read transistor Q2 if the storage node potential is high potential VH of about SN is turned on, if the potential of the storage node SN is low potential VL less off it is set to a potential, such as it is. 読出トランジスタQ2がオンした場合はビット線BL1′ Bit line BL1 when the read transistor Q2 is turned on '
の電位が接地電位に向かって変化し、読出トランジスタQ2がオフしている場合はビット線BL1′の電位は変化しない。 Changes the potential of toward the ground potential, it does not change the potential of the bit line BL1 'if the read transistor Q2 is off. したがって、ビット線BL1′に流れる電流をセンスアンプS/A1で検知することによってストレージノードSNの電位を検出することができる。 Therefore, it is possible to detect the potential of the storage node SN by sensing the current flowing in the bit line BL1 'in the sense amplifier S / A1.

【0037】この実施例においては、図1の半導体記憶装置Aと比較して、ビット線の数が半減するので、微細化に有利である。 [0037] In this embodiment, as compared with the semiconductor memory device A in FIG. 1, the number of bit lines is reduced by half, it is advantageous for miniaturization. ただし、機能的には、データの読出中に同じメモリセル列の他のメモリセルにデータを書込むことができないという点で図1の半導体記憶装置Aより劣る。 However, functionally, inferior semiconductor memory device A of FIG. 1 in that it is impossible to writing other writing data into memory cells of the same memory cell row in reading the data.

【0038】[実施例4]図5はこの発明の第4実施例による半導体記憶装置Cの構成を示す一部省略した回路ブロック図である。 [0038] [Embodiment 4] FIG. 5 is a partially omitted circuit block diagram showing a configuration of a semiconductor memory device C according to a fourth embodiment of the present invention. この半導体記憶装置Cは、図1に示した半導体記憶装置Aにおいて書込ワード線WL1,W The semiconductor memory device C, the write word line WL1 in the semiconductor memory device A shown in FIG. 1, W
L2と読出ワード線WL1′またはWL2′を共通化したものである。 L2 and read word lines WL1 'or WL2' is obtained by sharing the. すなわち、半導体記憶装置Cは、半導体記憶装置Aの読出ワード線WL1′,WL2′を省略し、各メモリセルMCの読出トランジスタQ2のバックゲートをそのメモリセル行の書込ワード線WL1またはWL2に接続したものである。 That is, the semiconductor memory device C, the read word line WL1 of the semiconductor memory device A ', WL2' is omitted, the back gate of the read transistor Q2 of each memory cell MC in the write word line WL1 or WL2 of the memory cell rows which are connected. また、書込ワード線WL In addition, the write word line WL
1,WL2を昇圧または降圧させたときに書込トランジスタQ1と読出トランジスタQ2が同時にオンしないように、書込トランジスタQ1と読出トランジスタQ2の一方をNチャネルMOSトランジスタとし、他方をPチャネルMOSトランジスタとしている。 1, WL2 and so writing transistor Q1 and the read transistor Q2 when brought into raised or lowered not turned on at the same time, one of the write transistor Q1 and the read transistor Q2 is an N-channel MOS transistor, the other as P-channel MOS transistor there. 図5では書込トランジスタQ1をNチャネルMOSトランジスタとし、 In Figure 5 the write transistor Q1 and N-channel MOS transistor,
読出トランジスタQ2をPチャネルMOSトランジスタとしている。 A read transistor Q2 is a P-channel MOS transistor.

【0039】待機中は、すべてのメモリセルMCのトランジスタQ1,Q2をオフさせておく。 [0039] waiting, allowed to turn off the transistor Q1, Q2 of all of the memory cell MC. すなわち、ストレージノードSNやビット線BL,BL′の電位に関係なく読出トランジスタQ2および書込トランジスタQ1 That is, the read regardless of the potential of the storage node SN and bit lines BL, BL 'transistors Q2 and the write transistor Q1
がオフであるような電位をワード線WL1,WL2に印加しておく。 There keep applying a potential that is off to the word lines WL1, WL2.

【0040】データを書込む場合は、たとえば書込ビット線BL1を高電位−VHまたは低電位−VLにして、 [0040] When writing data, for example, a write bit line BL1 to the high potential -VH or low potential -VL,
ワード線WL1を待機電圧から正電圧方向に昇圧させて書込トランジスタQ1をオンさせる。 The word line WL1 is boosted from the standby voltage in the positive voltage direction to turn on the write transistor Q1. このときPチャネルMOSトランジスタである読出トランジスタQ2は、 In this case the read transistor Q2 is a P-channel MOS transistor,
しきい値電圧が負の方向に上がるのでオンしない。 Not turned on since the threshold voltage is increased in the negative direction. 次いで、ワード線WL1を元の待機電圧に戻すと、書込トランジスタQ1がオフしてストレージノードSNの電位が高電位−VHまたは低電位−VLに固定される。 Then, when returning the word line WL1 to the original standby voltage, the writing transistor Q1 is turned off and the potential of the storage node SN is fixed to a high potential -VH or low potential -VL.

【0041】データを読出す場合は、まず、トランジスタQB1をオンさせて読出ビット線BL1′をプリチャージする。 [0041] When reading data, first, to precharge the read bit lines BL1 'and turns on the transistor QB1. 次いで、トランジスタQB1をオフさせた後、ワード線WL1の電位を負電位方向に降圧させて、 Next, after turning off the transistors QB1, by stepping down the potential of the word line WL1 to the negative potential direction,
ストレージノードSNが高電位−VH程度ならば読出トランジスタQ2がオンし、ストレージノードSNが低電位−VLより絶対値で小さいならば読出トランジスタQ Read transistor Q2 is turned on if the storage node SN is high potential -VH about, read transistor Q if the storage node SN is smaller in absolute value than the low potential -VL
2がオフするような電位に設定する。 2 is set to a potential, such as off. この操作により読出トランジスタQ2の導通状態がストレージノードSN Conducting state storage node SN of the read transistor Q2 by the operation
の電位−VHまたは−VLに応じて変化する。 It varies according to the potential -VH or -VL. したがって、このときに読出ビット線BL1′に流れる電流をセンスアンプS/A1で検出することにより、ストレージノードSNに書込まれた電位−VHまたは−VLを判定することができる。 Therefore, by detecting the current flowing through the read bit lines BL1 'at this time by the sense amplifier S / A1, it is possible to determine the potential -VH or -VL written to the storage node SN. なお、この動作においてNチャネルMOSトランジスタである書込トランジスタQ1はオンせず、ストレージノードSNの電位−VHまたは−VL Note that the write transistor Q1 is an N-channel MOS transistor in the operation does not turn on, the storage node SN potential -VH or -VL
は変化しない。 It does not change.

【0042】この実施例においては、ワード線WLの数が図1に示した半導体記憶装置Aに比べて半減するという長所がある一方、以下の短所がある。 [0042] In this embodiment, while there is an advantage that the number of the word lines WL is halved as compared with the semiconductor memory device A shown in FIG. 1, it has the following disadvantages. すなわち、半導体記憶装置AではトランジスタQ1,Q2を同じ導電形式のトランジスタにすればよいのに対し、半導体記憶装置CではトランジスタQ1,Q2を必ずPチャネルMO That is, the semiconductor memory device while it is sufficient to transistors Q1, Q2 to the transistor of the same conductivity type in A, the semiconductor memory device C, transistors Q1, Q2 always P-channel MO
SトランジスタとNチャネルMOSトランジスタの対にする必要がある。 It is necessary to pair the S transistor and N-channel MOS transistor. また、半導体記憶装置Aでは書込トランジスタQ1と読出トランジスタQ2の特性を独立に設定できるが、半導体記憶装置Cでは書込トランジスタQ Although the characteristics of the semiconductor memory device A in the write transistor Q1 and the read transistor Q2 can be set independently, the semiconductor memory device C in the writing transistor Q
1のゲートと読出トランジスタQ2のバックゲートを一緒に接続しているので書込トランジスタQ1と読出トランジスタQ2の特性を独立に設定することができず、両者の特性のばらつきに弱い。 Can not be set independently the characteristics of the writing transistor Q1 and the read transistor Q2 because the back gate of the first gate and the read transistor Q2 are connected together, weak variation of both characteristics.

【0043】[実施例5]図6はこの発明の第5実施例による半導体記憶装置Dの構成を示す一部省略した回路ブロック図である。 [0043] [Embodiment 5] FIG. 6 is a partially omitted circuit block diagram showing a configuration of a semiconductor memory device D according to a fifth embodiment of the present invention. この半導体記憶装置Dは、図5に示した半導体記憶装置Cにおいて書込ビット線BL1,B The semiconductor memory device D, the write bit lines BL1, in a semiconductor memory device C shown in FIG. 5 B
L2と読出ビット線BL1′,BL2′とを共通化したものである。 L2 and read bit lines BL1 ', BL2' is obtained by common and. すなわち、半導体記憶装置Dは、半導体記憶装置Cにおいて書込ビット線BL1,BL2を省略し、各メモリセルMCの書込トランジスタQ1のソースをそのメモリセル列の読出ビット線BL1′またはBL That is, the semiconductor memory device D may omit the write bit lines BL1, BL2 in the semiconductor memory device C, the read bit lines BL1 'and BL of the memory cell column the source of the write transistor Q1 of each memory cell MC
2′に接続したものである。 Which are connected to the 2 '. 実施例3でも述べたとおり、メモリセルMCのデータの読出中に同じメモリセル列のメモリセルMCにデータの書込をしない限り、書込ビット線BL1,BL2と読出ビット線BL1′,BL As mentioned in Example 3, unless the same memory cell memory cell writing of data to the MC of the column during the reading of the data of the memory cell MC, the write bit lines BL1, BL2 and read bit lines BL1 ', BL
2′を共通化しても問題はない。 There is no problem even if the common 2 '.

【0044】この実施例においては、図1に示した半導体記憶装置Aに比べワード線WL,WL′およびビット線BL,BL′の数が半減するので、集積化に有利である。 [0044] In this embodiment, the word lines WL in comparison with the semiconductor memory device A shown in FIG. 1, since the WL 'and the bit lines BL, BL' is the number of halved, which is advantageous for integration.

【0045】[実施例6]図7はこの発明の第6実施例による半導体記憶装置Eの構成を示す一部省略した回路ブロック図である。 [0045] [Embodiment 6] FIG. 7 is a partially omitted circuit block diagram showing a configuration of a semiconductor memory device E according to a sixth embodiment of the present invention. この半導体記憶装置Eは、図1に示した半導体記憶装置Aにおいてメモリセル列を構成するメモリセルMCの書込トランジスタQ1のドレインを書込ビット線BL1,BL2から外して一方方向に隣接するメモリセルMCのストレージノードSNに接続したものである。 Memory The semiconductor memory device E, which is adjacent the drain of the writing transistor Q1 of the memory cells MC constituting the memory cell columns in one direction removed from the write bit lines BL1, BL2 in the semiconductor memory device A shown in FIG. 1 which are connected to the storage node SN of the cell MC.

【0046】詳しく説明すると、この半導体記憶装置E [0046] in more detail will be described, the semiconductor memory device E
は、行および列方向に配列された複数のメモリセルMC A plurality of memory cells MC arranged in rows and columns
(図では3行2列に略記されている。)を含む。 (In the figure are abbreviated in three rows and two columns.) Including. 第1列目の第1番目のメモリセルMC11の書込トランジスタQ1のソースはその列の第2番目のメモリセルMC12 Second memory cell of the source of the first column of the first writing transistor Q1 in the memory cell MC11 is the column MC12
のストレージノードSNに接続され、第2番目のメモリセルMC12の書込トランジスタQ1のソースはその列の第3番目のメモリセルMC13のストレージノードS Is connected to the storage node SN, a source of the second writing transistor Q1 in the memory cell MC12 is the third storage node S of the memory cell MC13 in the column
Nに接続され、第3番目のメモリセルMC13の書込トランジスタQ1のソースはその列に対応して設けられた書込ビット線BL1に接続されている。 It is connected to N, the source of the write transistor Q1 of the third memory cell MC13 is connected to the write bit line BL1 provided corresponding to the column. 第2列目においても同様である。 The same applies to the second column. 他の構成は半導体記憶装置Aと同じであるので説明は省略される。 Other configurations described is the same as semiconductor memory device A is omitted. データを書込む場合は、まず、たとえば書込ビット線BL1に第1番目のメモリセルMC11のストレージノードSNに書込む電位VHまたはVLを印加した後、書込ワード線WL1,WL2, When writing data, first, for example, after applying the electric potential VH or VL writing to the storage node SN of the first memory cell MC11 to write bit lines BL1, write word lines WL1, WL2,
WL3を同時に昇圧させてメモリセルMC11,MC1 WL3 was at the same time boosted by the memory cell MC11, MC1
2,MC13の書込トランジスタQ1をオンさせ、次いで書込ワード線WL1のみを降圧させてメモリセルMC 2, to turn on the write transistor Q1 of MC 13, then the memory cell MC is stepped down only write word line WL1
11の書込トランジスタQ1をオフさせる。 11 to turn off the write transistor Q1. これにより第1番目のメモリセルMC11のストレージノードSN Storage node SN of Thereby first memory cell MC11
への書込を終了する。 To end the writing to. 次に、書込ビット線BL1を第2 Next, the write bit line BL1 second
番目のメモリセルMC12に書込むべき電位VHまたはVLを印加し、書込ワード線WL2を降圧させてメモリセルMC12の書込トランジスタQ1をオフさせる。 Th potential VH or VL to be written into the memory cell MC12 is applied, by stepping down the write word line WL2 is turned off the write transistor Q1 in the memory cell MC12. これにより第2番目のメモリセルMC12のストレージノードSNへのデータの書込を終了する。 Thus ends the writing of data to the storage node SN of the second memory cell MC12. 最後に、書込ビット線BL1を第3番目のメモリセルMC13のストレージノードSNに書込むべき電位VHまたはVLにし、 Finally, the write bit line BL1 to the third potential to be written to the storage node SN of the memory cell MC 13 VH or VL,
書込ワード線WL3を降圧させてメモリセルMC13の書込トランジスタQ1をオフさせる。 By stepping down the write word line WL3 is turned off the write transistor Q1 in the memory cell MC 13. これにより第3番目のメモリセルMC13のストレージノードSNへの書込を終了する。 Thus ends the writing to the storage node SN of the third memory cell MC 13. データの読出については図1に示した半導体記憶装置Aと同じであるので説明は省略される。 Since the reading of data is the same as semiconductor memory device A shown in FIG. 1 explained is omitted.

【0047】この実施例においては、半導体記憶装置A [0047] In this embodiment, the semiconductor memory device A
のようにすべてのメモリセルMCの書込トランジスタQ Write transistor Q of all of the memory cell MC as
1のソースを書込ビット線BLに接続する必要がないので、微細化に非常に有利である。 It is not necessary to connect the first source to the write bit line BL, and is very advantageous for miniaturization. しかし、たとえば第1 However, for example, the first
列目の第1番目のストレージノードSNに再度データを書込む場合、書込ワード線WL1,WL2,WL3を昇圧させて第1番目のメモリセルMCのみならず第2および第3番目のメモリセルMC12,MC13の書込トランジスタQ1をもオンさせねばならないので、そのままでは第2および第3番目のメモリセルMC12,MC1 When writing the data again to the first storage node SN th column, write word lines WL1, WL2, WL3 not only first memory cell MC by boosting the second and third memory cell MC12, since must be turned on even if the write transistor Q1 of MC 13, the intact second and third memory cell MC12, MC1
3のストレージノードSNの電位VHまたはVLが消えてしまう。 Potential VH or VL of the third storage node SN disappears. したがって、書込ワード線WL2,WL3を昇圧させる前に、第2および第3番目のメモリセルMC Therefore, prior to boosting the write word lines WL2, WL3, second and third memory cells MC
12,MC13のストレージノードSNの電位VHまたはVLを読出してどこかへ蓄えておく必要がある。 12, it is necessary to set aside the potential VH or VL of the storage node SN of MC13 reads somewhere. したがって、書込動作に関しては、ランダム性が阻害されるか、あるいはランダム性を保てば書込が遅くなる。 Thus, for a write operation, or randomness is inhibited or writing becomes slow Keeping randomness. しかし、読出は全く影響を受けないので、アクセスが遅くなることはない。 However, reading is so not at all affected, is not that access is slow.

【0048】[実施例7]図8はこの発明の第7実施例による半導体記憶装置Fの構成を示す一部省略した回路ブロック図である。 [0048] [Embodiment 7] FIG. 8 is a partially omitted circuit block diagram showing a configuration of a semiconductor memory device F according to a seventh embodiment of the present invention. この半導体記憶装置Fは、図1に示した半導体記憶装置Aにおいてメモリセル列を構成するメモリセルMCの読出トランジスタQ2のソースを一方方向に隣接するメモリセルMCの読出トランジスタQ2 The semiconductor memory device F, read transistor Q2 of memory cells MC adjacent to the source of one direction of the read transistor Q2 of memory cells MC constituting the memory cell column in a semiconductor memory device A shown in FIG. 1
のドレインに接続したものである。 Which are connected to the drain.

【0049】詳しく説明すると、この半導体記憶装置F [0049] When detailed explanation, the semiconductor memory device F
は、行および列方向に配列された複数のメモリセルMC A plurality of memory cells MC arranged in rows and columns
(図では2行2列に略記されている。)を含む。 (In the figure are abbreviated in two rows and two columns.) Including. 第1列目の第1番目のメモリセルMC11の読出トランジスタQ2のソースはその列の第2番目のメモリセルMC12 Second memory cell of the source of the first column of the first reading transistor Q2 in the memory cell MC11 is the column MC12
の読出トランジスタQ2のドレインに接続され、第2番目のメモリセルMC12の読出トランジスタQ2のソースは読出ビット線BL1′を介してセンスアンプS/A Is connected to the drain of the read transistor Q2, the sense amplifier source of the second reading transistor Q2 in the memory cell MC12 via the read bit lines BL1 'S / A
1に接続されている。 It is connected to one. また、読出ビット線BL1′はトランジスタQB1を介してプリチャージ線PCLに接続されている。 Moreover, the read bit lines BL1 'is connected to the precharge line PCL via the transistor QB1. 第2列目も同様である。 The second column is the same. 他の構成は半導体記憶装置Aと同じであるので説明は省略される。 Other configurations described is the same as semiconductor memory device A is omitted.

【0050】待機状態では、すべてのメモリセルMCの読出トランジスタQ2が、ストレージノードSNの電位VH,VLに関係なく、常にオンしているように読出ワード線WL1′,WL2′の電位を設定しておく。 [0050] In the standby state, the reading transistor Q2 of all the memory cells MC, the potential VH of the storage node SN, regardless VL, always read word line WL1 as ON ', WL2' to set the potential of the to keep.

【0051】データを書込む場合は、図1に示した半導体記憶装置Aと同様、書込ビット線BL1,BL2および書込ワード線WL1,WL2の電位を変化させて、各メモリセルMCのストレージノードSNに高電位VHまたは低電位VLを書込む。 [0051] When writing data, like the semiconductor memory device A shown in FIG. 1, by changing the potential of the write bit lines BL1, BL2 and the write word lines WL1, WL2, storage in each memory cell MC writes the high potential VH or the low potential VL to the node SN.

【0052】データを読出す場合は、たとえば読出ワード線WL1′の電位を変えて、ストレージノードSNが高電位VH程度ならば読出トランジスタQ2がオンし、 [0052] When reading the data, for example, by changing the potential of the read word lines WL1 ', read transistor Q2 is turned on if the storage node SN is high potential VH approximately,
ストレージノードSNが低電位VL以下ならば読出トランジスタQ2がオンしないような電位に設定する。 Storage node SN is set to a potential such as the read transistor Q2 if less low potential VL is not turned on. これによりストレージノードSNの電位VHまたはVLに応じて読出トランジスタQ2の導通状態が変わる。 Thus the conduction state of the read transistor Q2 varies in accordance with the potential VH or VL of the storage node SN. 直列に接続された他の読出トランジスタQ2はオン状態にあるので、単なる配線としての役割を果たす。 Since other read transistor Q2 connected in series in the ON state, it serves as a mere wire. したがって、 Therefore,
トランジスタQB1をオンさせてセンスアンプS/A1 By turning on the transistor QB1 sense amplifier S / A1
に流れる電流を検出することにより、第1列の第1番目のメモリセルMC11のストレージノードSNに書込まれた電位を読出すことができる。 By detecting the current flowing in the written potential in the storage node SN of the first memory cell MC11 in the first row can be read.

【0053】この実施例においては、半導体記憶装置A [0053] In this embodiment, the semiconductor memory device A
のようにすべての読出トランジスタQ2のソースをその列の読出ビット線BL1′,BL2′に接続する必要がないので、微細化に有利であり、プロセスも簡単になる。 The column of the read bit lines BL1 to sources of all of the read transistor Q2 as ', BL2' there is no need to connect to, it is advantageous for miniaturization, the process is also simplified. ただし、読出トランジスタQ2のチャネルを配線として使用するので、読出トランジスタQ2のコンダクタンスを大きくする必要がある。 However, because it uses the channel of the read transistor Q2 as a wiring, it is necessary to increase the conductance of the read transistor Q2.

【0054】[実施例8]図9はこの発明の第8実施例による半導体記憶装置Gの構成を示す一部省略した回路ブロック図である。 [0054] [Embodiment 8] FIG 9 is a partially omitted circuit block diagram showing a configuration of a semiconductor memory device G according to an eighth embodiment of the present invention. この半導体記憶装置Gは、図1に示した半導体記憶装置Aの各メモリセルMCの書込トランジスタQ1とストレージノードSNの間に強誘電体コンデンサCSを設けたものである。 The semiconductor memory device G is formed by arranging the ferroelectric capacitor CS during the write transistor Q1 and a storage node SN of the memory cells MC of a semiconductor memory device A shown in FIG.

【0055】データを書込む場合は、まず、たとえば読出ビット線BL1′を0Vにするとともに、書込ビット線BL1を正電位+VHまたは負電位−VHにし、次いで書込ワード線WL1を昇圧して書込トランジスタQ1 [0055] When writing data, first, for example, the read bit lines BL1 'while to 0V, and a write bit line BL1 and the positive potential + VH or negative potential -VH, then boosts the write word line WL1 the write transistor Q1
をオンさせる。 A turn on. このとき強誘電体コンデンサCSの強誘電体層に幾らかの電圧がかかり、この電圧により強誘電体層に分極反転が起きて適当量の自発分極が生じる。 In this case it takes some voltage to the ferroelectric layer of the ferroelectric capacitor CS, occurs spontaneous polarization of an appropriate amount happening polarization inversion in the ferroelectric layer by the voltage. 強誘電体層の分極方向は、書込ビット線BL1に印加した電位+VHまたは−VHに応じ、正または負の方向になるので、この2つの分極方向によって2値信号が表わされる。 The polarization direction of the ferroelectric layer corresponding to the potential + VH or -VH is applied to the write bit lines BL1, since the positive or negative direction, the binary signal is represented by the two polarization directions. 書込トランジスタQ1をオフさせてデータの書込を終了する。 The write transistor Q1 turns off to end the writing of data.

【0056】データを読出す場合は、まず、書込ビット線BL1をたとえば0Vにした後、書込ワード線WL1 [0056] When reading data, first, after the write bit lines BL1 to 0V for example, write word line WL1
を昇圧させて書込トランジスタQ1をオンさせる。 Boosts to turn on the write transistor Q1. すると、浮遊状態にあるストレージノードSNは、強誘電体コンデンサCの分極方向に応じて正または負の電位になる。 Then, the storage node SN in a floating state, a positive or negative potential depending on the polarization direction of the ferroelectric capacitor C. 次いで、トランジスタQB1をオンさせて読出ビット線BL1′の電位を判定基準の電位にプリチャージする。 Then precharged to the potential of the criteria the potential of the read bit lines BL1 'and turns on the transistor QB1. トランジスタQB1をオフさせた後、読出ワード線WL1′の電位を下げて、ストレージノードSNが正電位であるときに読出トランジスタQ2がオンし、ストレージノードSNが負電位であるときに読出トランジスタQ2がオフするような電位に設定する。 After turning off the transistor QB1, lowering the potential of the read word lines WL1 ', read transistor Q2 is turned on when the storage node SN is a positive potential, the read transistor Q2 when the storage node SN is negative potential It is set to a potential, such as off. 読出トランジスタQ2の導通状態をセンスアンプS/A1で検知して、 By detecting the conductive state of the read transistor Q2 in the sense amplifier S / A1,
強誘電体コンデンサCSの分極状態を判定する。 Determining the polarization state of the ferroelectric capacitor CS.

【0057】この実施例においては、強誘電体コンデンサCSの分極を利用してデータを記録するので、データが揮発することがない。 [0057] In this embodiment, since the recorded data using the polarization of the ferroelectric capacitor CS, never data is volatilized. したがって、従来の半導体記憶装置Hにようにデータをリフレッシュする必要がない。 Therefore, there is no need to refresh the data as in the conventional semiconductor memory device H.

【0058】 [0058]

【発明の効果】以上のように、この発明の第1の半導体記憶装置と、その半導体記憶装置におけるデータの書込および読出方法にあっては、2値信号を表わす第1または第2の電位を保持する記憶ノード、書込トランジスタおよび読出トランジスタを含むメモリセルを備え、記憶ノードの電位を読出トランジスタの導通状態に変換して読出すので、メモリセルの微細化が進められた場合でも、従来のようにデータ読出時の電荷量が不足することがなく、データを確実に読出すことができる。 As is evident from the foregoing description, a first semiconductor memory device, in the writing and reading process of data in the semiconductor memory device, the first or second potential representing a binary signal of the present invention storage node for holding comprises a memory cell including a write transistor and a read transistor, since reads and converts the potential of the storage node in the conductive state of the read transistor, even when the miniaturization of the memory cell is advanced, conventional without insufficient charge amount of the data read as the data can be reliably read out.

【0059】また、この発明の第2の半導体記憶装置と、その半導体記憶装置におけるデータの書込および読出方法にあっては、2値信号を表わす第1または第2の状態に分極する強誘電体コンデンサ、書込トランジスタおよび読出トランジスタを含むメモリセルを備え、強誘電体コンデンサの分極状態を読出トランジスタの導通状態に変換して読出すので、メモリセルの微細化が進められた場合でも、従来のようにデータ読出時の電荷量が不足することがなく、データを確実に読出すことができる。 [0059] Further, ferroelectric to polarize the second semiconductor memory device of the present invention, in the writing and reading process of data in the semiconductor memory device, the first or second state representing a binary signal comprising a memory cell including a body capacitor, the write transistor and the read transistor, since reads and converts the polarization state of the ferroelectric capacitor in a conductive state of the read transistor, even when the miniaturization of the memory cell is advanced, conventional without insufficient charge amount of the data read as the data can be reliably read out. また、2値信号を強誘電体コンデンサの分極状態に変換して記憶するので、記憶したデータが揮発することがない。 Further, since the memory by converting a binary signal to the polarization state of the ferroelectric capacitor, the stored data will not be volatilized.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】この発明の第1実施例による半導体記憶装置A [1] The semiconductor memory device A according to a first embodiment of the invention
の構成を示す一部省略した回路ブロック図である。 It is a partially omitted circuit block diagram showing a configuration.

【図2】図1に示した半導体記憶装置AのメモリセルM Memory cells M of the semiconductor memory device A shown in FIG. 1. FIG
Cの具体的な構造を示す一部破断した断面図である。 It is a cross-sectional view partially broken showing a concrete structure of C.

【図3】この発明の第2実施例による半導体記憶装置のメモリセルMC′の具体的な構造を示す一部破断した断面図である。 3 is a sectional view partially broken showing a specific structure of the second memory cell MC of a semiconductor memory device according to an embodiment 'of the present invention.

【図4】この発明の第3実施例による半導体記憶装置B [4] The semiconductor memory device B according to a third embodiment of the present invention
の構成を示す一部省略した回路ブロック図である。 It is a partially omitted circuit block diagram showing a configuration.

【図5】この発明の第4実施例による半導体記憶装置C [5] The semiconductor memory device C according to a fourth embodiment of the present invention
の構成を示す一部省略した回路ブロック図である。 It is a partially omitted circuit block diagram showing a configuration.

【図6】この発明の第5実施例による半導体記憶装置D [6] The semiconductor memory device D according to a fifth embodiment of the present invention
の構成を示す一部省略した回路ブロック図である。 It is a partially omitted circuit block diagram showing a configuration.

【図7】この発明の第6実施例による半導体記憶装置E [7] The semiconductor memory device E according to a sixth embodiment of the present invention
の構成を示す一部省略した回路ブロック図である。 It is a partially omitted circuit block diagram showing a configuration.

【図8】この発明の第7実施例による半導体記憶装置F [8] The semiconductor memory device F according to a seventh embodiment of the present invention
の構成を示す一部省略した回路ブロック図である。 It is a partially omitted circuit block diagram showing a configuration.

【図9】この発明の第8実施例による半導体記憶装置G [9] The semiconductor memory device G according to an eighth embodiment of the present invention
の構成を示す一部省略した回路ブロック図である。 It is a partially omitted circuit block diagram showing a configuration.

【図10】従来の半導体記憶装置Hの構成を示す一部省略した回路ブロック図である。 FIG. 10 is a partially omitted circuit block diagram showing a configuration of a conventional semiconductor memory device H.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 シリコン基板 6 シリコン薄膜 7 バックゲート 8 絶縁膜 A〜G 半導体記憶装置 MC メモリセル SN ストレージノード Q1 書込トランジスタ Q2 読出トランジスタ CS 強誘電体コンデンサ BL 書込ビット線 BL′ 読出ビット線 WL 書込ワード線 WL′ 読出ワード線 1 silicon substrate 6 silicon thin film 7 back gate 8 insulating film A~G semiconductor memory device MC memory cell SN storage node Q1 write transistor Q2 read transistor CS ferroelectric capacitor BL write bit line BL 'read bit lines WL write word line WL 'read word line

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 6識別記号 庁内整理番号 FI 技術表示箇所 H01L 27/10 451 7210−4M ────────────────────────────────────────────────── ─── front page continued (51) Int.Cl. 6 in identification symbol Agency Docket No. FI art display portion H01L 27/10 451 7210-4M

Claims (13)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 行および列方向に配列された複数のメモリセルを備え、データの読み書きが可能な半導体記憶装置において、 前記メモリセルは、 2値信号を表わす第1または第2の電位を保持する記憶ノードと、 その第1の電極が前記記憶ノードに接続され、その第2 [Claim 1 further comprising a row and a plurality of memory cells arranged in the column direction, the semiconductor memory device can be read and written data, the memory cell may hold the first or second potential representing a binary signal a storage node, a first electrode connected to the storage node, the second
    の電極に前記第1または第2の電位が印加され、その制御電極に前記記憶ノードへの前記2値信号の書込を指令する書込指令信号が入力される書込トランジスタと、 その第1の制御電極が前記記憶ノードに接続され、その第1および第2の電極が該第1および第2の電極間の導通状態を検出するための導通状態検出手段に接続され、 Is the in the electrode first or second potential is applied, a write transistor writing command signal is input to command writing of the binary signal to the storage node to the control electrode, the first is connected to the control electrode said storage nodes, the first and second electrodes are connected to the conductive state detection means for detecting the conduction state between the first and second electrodes,
    その第2の制御電極に前記記憶ノードに書込まれた前記2値信号の読出しを指令する読出指令信号が入力される読出トランジスタとを含むことを特徴とする、半導体記憶装置。 Characterized in that it comprises a read transistor reading instruction signal is input command to read the second said binary signal written in said storage node to the control electrode of the semiconductor memory device.
  2. 【請求項2】 行および列方向に配列された複数のメモリセルを備え、データの読み書きが可能な半導体記憶装置において、 前記メモリセルは、 2値信号を表わす第1または第2の状態に分極する強誘電体コンデンサと、 その第1の電極が前記強誘電体コンデンサの一方電極に接続され、その第2の電極に前記強誘電体コンデンサを前記第1または第2の状態に分極させるための第1または第2の電位が印加され、その制御電極に前記強誘電体コンデンサへの前記2値信号の書込を指令する書込指令信号が入力される書込トランジスタと、 その第1の制御電極が前記強誘電体コンデンサの他方電極に接続され、その第1および第2の電極が該第1および第2の電極間の導通状態を検出するための導通状態検出手段に接続され、その第2の制 2. A includes a row and a plurality of memory cells arranged in the column direction, the semiconductor memory device can be read and written data, the memory cell is polarized in the first or second state representing a binary signal a ferroelectric capacitor that, the first electrode connected to one electrode of the ferroelectric capacitor, for causing the polarization to the second electrode on the ferroelectric capacitor the first or second state the first or second potential is applied, a write transistor writing command signal is input to command writing of the binary signal to the ferroelectric capacitor to the control electrode, the first control electrode connected to the other electrode of the ferroelectric capacitor, the first and second electrodes are connected to the conductive state detection means for detecting the conduction state between the first and second electrode, the first 2 of control 電極に前記強誘電体コンデンサに書込まれた前記2値信号の読出しを指令する読出指令信号が入力される読出トランジスタとを含むことを特徴とする、半導体記憶装置。 Characterized in that it comprises a read transistor reading instruction signal for instructing the readout of the binary signals written in said ferroelectric capacitor electrode is inputted, the semiconductor memory device.
  3. 【請求項3】 前記書込トランジスタは半導体基板に形成されたバルクトランジスタであり、 前記読出トランジスタは前記読出トランジスタの上方に絶縁して形成された薄膜トランジスタであることを特徴とする、請求項1または2に記載の半導体記憶装置。 Wherein said write transistor is a bulk transistor formed on a semiconductor substrate, wherein the readout transistor is a thin film transistor formed by insulating above the readout transistor, according to claim 1 or the semiconductor memory device according to 2.
  4. 【請求項4】 前記読出トランジスタの第2の制御電極は該読出トランジスタのチャネル領域上に直接または絶縁膜を介して設けられていることを特徴とする、請求項3に記載の半導体記憶装置。 Wherein the second control electrodes of said read transistor and being provided directly or via an insulating film on a channel region of said read out transistor, the semiconductor memory device according to claim 3.
  5. 【請求項5】 前記絶縁膜はゲート絶縁膜と同程度またはそれ以下の膜厚であることを特徴とする、請求項4に記載の半導体記憶装置。 Wherein said insulating film is characterized in that it is the thickness of the gate insulating film equal to or with less, the semiconductor memory device according to claim 4.
  6. 【請求項6】 各メモリセル行に対応して設けられた書込ワード線および読出ワード線と、 各メモリセル列に対応して設けられた書込ビット線および読出ビット線とを備え、 前記各メモリセル行を構成する各メモリセルの書込トランジスタの制御電極が前記書込ワード線に接続され、 前記各メモリセル行を構成する各メモリセルの読出トランジスタの第2の制御電極が前記読出ワード線に接続され、 前記各メモリセル列を構成する各メモリセルの書込トランジスタの第2の電極が前記書込ビット線に接続され、 前記各メモリセル列を構成する各メモリセルの読出トランジスタの第2の電極が前記読出ビット線に接続されていることを特徴とする、請求項1ないし5のいずれかに記載の半導体記憶装置。 6. comprises a write word line and read word lines provided corresponding to each memory cell row, and a write bit line and read bit lines provided corresponding to each memory cell column, the the control electrode of the write transistor of each memory cell constituting each memory cell row is connected to the write word line, a second control electrode the reading of the read transistor of each memory cell constituting said each memory cell row is connected to a word line, the second electrode of the write transistor of each memory cell constituting each memory cell column is connected to the write bit lines, read transistor of each memory cell constituting the respective memory cell columns the second electrode is characterized in that it is connected to the read bit line, the semiconductor memory device according to any one of claims 1 to 5.
  7. 【請求項7】 各メモリセル行に対応して設けられた書込ワード線および読出ワード線と、 各メモリセル列に対応して設けられた書込ビット線および読出ビット線とを備え、 前記各メモリセル行を構成する各メモリセルの書込トランジスタの制御電極が前記書込ワード線に接続され、 前記各メモリセル行を構成する各メモリセルの読出トランジスタの第2の制御電極が前記読出ワード線に接続され、 前記各メモリセル列を構成する各メモリセルの書込トランジスタの第2の電極が一方方向に隣接するメモリセルの記憶ノードに接続され、一方方向端のメモリセルの書込トランジスタの第2の電極が前記書込ビット線に接続され、 前記各メモリセル列を構成する各メモリセルの読出トランジスタの第2の電極が前記読出ビット線に接続されて 7. comprising a write word line and read word lines provided corresponding to each memory cell row, and a write bit line and read bit lines provided corresponding to each memory cell column, the the control electrode of the write transistor of each memory cell constituting each memory cell row is connected to the write word line, a second control electrode the reading of the read transistor of each memory cell constituting said each memory cell row is connected to a word line, writing connected to said storage node of the memory cell is a second electrode adjacent to one direction of the writing transistor of each memory cell constituting each memory cell column, whereas side end of the memory cell is connected to the second electrode of the transistor in the write bit line, a second electrode of the read transistor of each memory cell constituting the respective memory cell column is connected to the read bit line ることを特徴とする、請求項1ないし5のいずれかに記載の半導体記憶装置。 It characterized Rukoto The semiconductor memory device according to any one of claims 1 to 5.
  8. 【請求項8】 各メモリセル行に対応して設けられた書込ワード線および読出ワード線と、 各メモリセル列に対応して設けられた書込ビット線および読出ビット線とを備え、 前記各メモリセル行を構成する各メモリセルの書込トランジスタの制御電極が前記書込ワード線に接続され、 前記各メモリセル行を構成する各メモリセルの読出トランジスタの第2の制御電極が前記読出ワード線に接続され、 前記各メモリセル列を構成する各メモリセルの書込トランジスタの第2の電極が前記書込ビット線に接続され、 前記各メモリセル列を構成するメモリセルの読出トランジスタの第2の電極が一方方向に隣接するメモリセルの読出トランジスタの第1の電極に接続され、一方方向端のメモリセルの読出トランジスタの第2の電極が前記読出ビッ 8. includes a write word line and read word lines provided corresponding to each memory cell row, and a write bit line and read bit lines provided corresponding to each memory cell column, the the control electrode of the write transistor of each memory cell constituting each memory cell row is connected to the write word line, a second control electrode the reading of the read transistor of each memory cell constituting said each memory cell row is connected to a word line, the second electrode of the write transistor of each memory cell constituting each memory cell column is connected to the write bit line, the read transistors of the memory cells constituting each memory cell column is connected to a first electrode of the read transistor of the memory cell is a second electrode adjacent to one direction, whereas the second electrode is the read bit of the read transistors of the memory cells in the direction end 線に接続されていることを特徴とする、請求項1ないし5のいずれかに記載の半導体記憶装置。 Characterized in that it is connected to line, the semiconductor memory device according to any one of claims 1 to 5.
  9. 【請求項9】 各メモリセル行に対応して設けられた書込ワード線および読出ワードと、 各メモリセル列に対応して設けられた書込ビット線および読出ビット線とを備え、 前記各メモリセル行を構成する各メモリセルの書込トランジスタの制御電極が前記書込ワード線に接続され、 前記各メモリセル行を構成する各メモリセルの読出トランジスタの第2の制御電極が前記読出ワード線に接続され、 前記各メモリセル列を構成する各メモリセルの書込トランジスタの第2の電極が一方方向に隣接するメモリセルの記憶ノードに接続され、一方方向端のメモリセルの書込トランジスタの第2の電極が前記書込ビット線に接続され、 前記各メモリセル列を構成するメモリセルの読出トランジスタの第2の電極が一方方向に隣接するメモリセルの読 9. comprises a write word line and read word provided corresponding to each memory cell row, and a write bit line and read bit lines provided corresponding to each memory cell column, each the control electrode of the write transistor of each memory cell constituting the memory cell rows are connected to the write word line, said second control electrode said read word read transistor of each memory cell constituting each memory cell row is connected to line, the write transistor coupled to said storage node of the memory cell is a second electrode adjacent to one direction of the writing transistor of each memory cell constituting each memory cell column, whereas side end of the memory cell a second electrode connected to the write bit line, the read of the memory cell is a second electrode adjacent to one direction of the read transistors of the memory cells constituting each memory cell column トランジスタの第1の電極に接続され、一方方向端のメモリセルの読出トランジスタの第2の電極が前記読出ビット線に接続されていることを特徴とする、請求項1ないし5のいずれかに記載の半導体記憶装置。 Is connected to a first electrode of the transistor, whereas, wherein a second electrode of the read transistor of the memory cell in the direction end is connected to the read bit lines, according to any one of claims 1 to 5 the semiconductor memory device.
  10. 【請求項10】 前記書込ビット線と前記読出ビット線が共通化されていることを特徴とする、請求項6ないし9のいずれかに記載の半導体記憶装置。 10., characterized in that the read bit line and the write bit line is shared, the semiconductor memory device according to any one of claims 6 9.
  11. 【請求項11】 前記書込トランジスタと前記読出トランジスタは互いに導電形式が異なるトランジスタであり、 前記書込ワード線と前記読出ワード線が共通化されていることを特徴とする、請求項6ないし10のいずれかに記載の半導体記憶装置。 Wherein said write transistor and the read transistor is conductive type different transistors from each other, wherein said read word line and the write word lines are shared, the preceding claims 6 10 the semiconductor memory device according to any one of.
  12. 【請求項12】 2値信号を表わす第1または第2の電位を保持する記憶ノードと、 その第1の電極が前記記憶ノードに接続され、その第2 12. A storage node for holding the first or second potential representing a binary signal, is connected to the first electrode is the storage node, the second
    の電極に前記第1または第2の電位が印加され、その制御電極に前記記憶ノードへの前記2値信号の書込を指令する書込指令信号が入力される書込トランジスタと、 その第1の制御電極が前記記憶ノードに接続され、その第1および第2の電極が該第1および第2の電極間の導通状態を検出するための導通状態検出手段に接続され、 Is the in the electrode first or second potential is applied, a write transistor writing command signal is input to command writing of the binary signal to the storage node to the control electrode, the first is connected to the control electrode said storage nodes, the first and second electrodes are connected to the conductive state detection means for detecting the conduction state between the first and second electrodes,
    その第2の制御電極に前記記憶ノードに書込まれた前記2値信号の読出しを指令する読出指令信号が入力される読出トランジスタとを含むメモリセルを備えた半導体記憶装置におけるデータの書込および読出方法であって、 前記書込トランジスタの前記第2の電極に前記第1または第2の電位を印加し、該書込トランジスタの前記制御電極に前記書込指令信号を出力して前記記憶ノードに前記第1または第2の電位を保持させ、 前記読出トランジスタの前記第2の制御電極に前記読出指令信号を出力して該読出トランジスタのしきい値を変化させ、前記導通状態検出手段によって検出した前記第1および第2の電極間の導通状態から前記記憶ノードの電位を判定することを特徴とする、半導体記憶装置におけるデータの書込および読出方法 Writing and data in a semiconductor memory device including a memory cell that includes a read transistor reading instruction signal is input command to read the second said storage node in the written the binary signal to the control electrode of the a reading method, wherein the second electrode and the first or applying a second potential, said storage node to output the write command signal to said control electrode of 該書 write transistors of the write transistor said to hold the first or second potential, said the second control electrode of the read transistor reading instruction signal outputted to the changing the threshold value of said read out transistor, detected by the conductive state detection means wherein characterized in that the conduction state between the first and second electrodes to determine the potential of the storage node, writing and reading method of data in a semiconductor memory device and
  13. 【請求項13】 2値信号を表わす第1または第2の状態に分極する強誘電体コンデンサと、 その第1の電極が前記強誘電体コンデンサの一方電極に接続され、その第2の電極に前記強誘電体コンデンサを前記第1または第2の状態に分極させるための第1または第2の電位が印加され、その制御電極に前記強誘電体コンデンサへの前記2値信号の書込みを指令する書込指令信号が入力される書込トランジスタと、 その第1の制御電極が前記強誘電体コンデンサの他方電極に接続され、その第1および第2の電極が該第1および第2の電極間の導通状態を検出するための導通状態検出手段に接続され、その第2の制御電極に前記強誘電体コンデンサに書込まれた前記2値信号の読出を指令する読出指令信号が入力される読出トランジスタとを A first or ferroelectric capacitor polarized in the second state representing a 13. binary signal, its first electrode connected to one electrode of the ferroelectric capacitor, to the second electrode wherein the strong first or second potential of the dielectric capacitor for polarized in the first or second state is applied to command writing of the binary signal to the ferroelectric capacitor to the control electrode a write transistor writing command signal is input, the first control electrode connected to the other electrode of the ferroelectric capacitor, between the first and second electrodes first and second electrodes is connected to the conductive state detection means for detecting the conduction state of the read of the read command signal is input command to read the second said binary signal written in the ferroelectric capacitor to the control electrode of the and a transistor むメモリセルを備えた半導体記憶装置におけるデータの書込および読出方法であって、 前記書込トランジスタの前記第2の電極に前記第1または第2の電位を印加し、該書込トランジスタの前記制御電極に前記書込指令信号を出力して前記強誘電体コンデンサを前記第1または第2の状態に分極させ、 前記読出トランジスタの前記第2の制御電極に前記読出指令信号を出力して該読出トランジスタのしきい値を変化させ、前記導通状態検出手段によって検出した前記第1および第2の電極間の導通状態から前記強誘電体コンデンサの分極の状態を判定することを特徴とする、半導体記憶装置におけるデータの書込および読出方法。 A writing and reading method of data in a semiconductor memory device including a non-memory cell, and applying the first or second potential to the second electrode of the write transistor, said 該書 write transistor and outputs the write instruction signal to the control electrode to polarize the ferroelectric capacitors to the first or second state, the outputs of the read command signal to the second control electrode of said read transistor varying the threshold of the read transistor, and judging the state of polarization of the ferroelectric capacitor from the conduction state between the first and second electrodes is detected by the conductive state detection unit, a semiconductor writing and reading method of the data in the storage device.
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