JPH0418800A - 集積回路の３次元実装方法 - Google Patents
集積回路の３次元実装方法Info
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- JPH0418800A JPH0418800A JP2121114A JP12111490A JPH0418800A JP H0418800 A JPH0418800 A JP H0418800A JP 2121114 A JP2121114 A JP 2121114A JP 12111490 A JP12111490 A JP 12111490A JP H0418800 A JPH0418800 A JP H0418800A
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Landscapes
- Supply And Installment Of Electrical Components (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［産業上の利用分野１
本発明は集積回路の３次元実装方法、更に詳しく言えば
、Ｉ、 Ｓ ＩやＩ Ｃ等の半導体集積回路チップを実
装基板面に高密度かつ３次元的に実装する方法に関する
。 ［従来の技術］ 半導体集積回路を使用した回路装置の高機能化。 複雑化に伴い、限られた容積の中に多数の半導体１’回
路を組み込むことが重要となる。 このような半導体集積回路の高密度実装技術と１７で、
第２図に示すように、基板と垂直に半導体集積回路チッ
プを実装（オーソゴナル チップマウントｒＯｒｔｈｏ
Ｈｏｎａ１． Ｃｈｉｐ ＭｏｕｎｔＪ 略してＯＣ
Ｍ）することにより、３次元的に集積度を向且する技術
が知られている（米国特許４６９５８７２、ＩＣチップ
の高密度マイクロパッケージ（Ｕ、Ｓ。 Ｐ ａ ｔ ｅ ｎ ｔ ４．６９５８７２ 、 ＨＴ
ＧＨＤＥＮＳＩＴＹ ＭＩＣＲＯＰＡＣＡＧＥ ＦＯＲ
ＩＣＣＨＩＰＳ）。第２図において（ａ）は斜視図を（
ｂ）は断面図を示す。溝掘り加工したチップマウン１〜
（基板）２００の上面にマイクロプロセッサの半導体集
積回路チップ２５０を実装し、下面の溝に複数のメモリ
ーチップ２０２を垂直方向に挿入する。チップマウント
２００にはインターコネクト配線２０１が施されており
、複数のチップが相互にハンダ２０３を介して接続され
ている。 ［発明が解決しようとする課題］ Ｆ記の従来技術によ汎ば、チップの３次元的な実装が可
能となり、実装密度が飛窩的に向上する効果がある。
しかし、インターコネクト配線２０１と半導体チップ
２０２．２０５をハンダパットを介して接合しているた
め、ハンダパッドのピッチが０．５ｍｍ、パッドサイズ
が０．７５ｍｍＸ０．７５ｒｎｍと大きい。このため、
入出力配線の本数が限定される欠点があった。例えば、
】６ｍ角の１．、 Ｓ Ｉチップからは２０本の入出力
配線しか取り出せない。今後、ＬＳＩチップの入出力配
線数は更に増加する傾向にあり、将来は、］−０ｃｍの
Ｌ Ｓ Ｉチップ当り数１０００本以−Ｌ必要になると
予想されている。 本発明の目的は、コネクタ部の配線ピッチを微細にし、
インターコネクト配線とチップの配線本数を増大させる
ことにより、データービット数の増大、ローカルチャネ
ルの設置等を図り、半導体集積回路で構成される回路シ
ステムの機能及び能力を向−ヒさせる集積回路の３次元
実装方法を実現することである。 本発明の他の目的は集積回路の３次元実装に適した入出
力配線数の多い集積回路チップを実現することである。 ［課題を解決するための手段］ Ｌ起重的を達成するため、本発明は半恋体集積回路チッ
プのコネクター電極と基板のインターコネクト配線を微
細に製作し、製作された半導体集積回路チップ相互間ま
たは半導体集積回路チップとインターコネクト配線を持
つ基板との間の電気的接続を、ガス雰囲気中での集束ビ
ーム照射による堆積膜を形成する方法により集積回路の
３次元実装を行う。 上記集束ビームは集束イオンビーム、集束レーザビーム
、集束電子ビームのいずれか又はこれらを組合せて使用
してもよい。 ３次元実装とは第２図のように半導体集積回路チップ、
基板が相互に垂直に配列する場合が主であるが、それに
限定されるものではなく、半導体集積回路チップ、基板
が立体的に配置される場合を意味する。 また、−上記実装方法を行うために必要なＷｉ細なイン
ターコネクト配線を持つ半導体集積回路チップを作るた
め、集積回路の動作検査が可能なパッドをウェハの集積
回路パターン周囲に配し、パッドを利用して回路動作を
検査した後、」１記集積回路パターンの回路と上記パッ
ドとを接続していた配線部分を横切るように集積回路チ
ップを上記ウェハより切断加工し、上記集積回路チップ
の上記切断加−Ｌした部分の配線パターンをコネクタと
することによって本発明の実装法に適した集積回路チッ
プを製造する。
、Ｉ、 Ｓ ＩやＩ Ｃ等の半導体集積回路チップを実
装基板面に高密度かつ３次元的に実装する方法に関する
。 ［従来の技術］ 半導体集積回路を使用した回路装置の高機能化。 複雑化に伴い、限られた容積の中に多数の半導体１’回
路を組み込むことが重要となる。 このような半導体集積回路の高密度実装技術と１７で、
第２図に示すように、基板と垂直に半導体集積回路チッ
プを実装（オーソゴナル チップマウントｒＯｒｔｈｏ
Ｈｏｎａ１． Ｃｈｉｐ ＭｏｕｎｔＪ 略してＯＣ
Ｍ）することにより、３次元的に集積度を向且する技術
が知られている（米国特許４６９５８７２、ＩＣチップ
の高密度マイクロパッケージ（Ｕ、Ｓ。 Ｐ ａ ｔ ｅ ｎ ｔ ４．６９５８７２ 、 ＨＴ
ＧＨＤＥＮＳＩＴＹ ＭＩＣＲＯＰＡＣＡＧＥ ＦＯＲ
ＩＣＣＨＩＰＳ）。第２図において（ａ）は斜視図を（
ｂ）は断面図を示す。溝掘り加工したチップマウン１〜
（基板）２００の上面にマイクロプロセッサの半導体集
積回路チップ２５０を実装し、下面の溝に複数のメモリ
ーチップ２０２を垂直方向に挿入する。チップマウント
２００にはインターコネクト配線２０１が施されており
、複数のチップが相互にハンダ２０３を介して接続され
ている。 ［発明が解決しようとする課題］ Ｆ記の従来技術によ汎ば、チップの３次元的な実装が可
能となり、実装密度が飛窩的に向上する効果がある。
しかし、インターコネクト配線２０１と半導体チップ
２０２．２０５をハンダパットを介して接合しているた
め、ハンダパッドのピッチが０．５ｍｍ、パッドサイズ
が０．７５ｍｍＸ０．７５ｒｎｍと大きい。このため、
入出力配線の本数が限定される欠点があった。例えば、
】６ｍ角の１．、 Ｓ Ｉチップからは２０本の入出力
配線しか取り出せない。今後、ＬＳＩチップの入出力配
線数は更に増加する傾向にあり、将来は、］−０ｃｍの
Ｌ Ｓ Ｉチップ当り数１０００本以−Ｌ必要になると
予想されている。 本発明の目的は、コネクタ部の配線ピッチを微細にし、
インターコネクト配線とチップの配線本数を増大させる
ことにより、データービット数の増大、ローカルチャネ
ルの設置等を図り、半導体集積回路で構成される回路シ
ステムの機能及び能力を向−ヒさせる集積回路の３次元
実装方法を実現することである。 本発明の他の目的は集積回路の３次元実装に適した入出
力配線数の多い集積回路チップを実現することである。 ［課題を解決するための手段］ Ｌ起重的を達成するため、本発明は半恋体集積回路チッ
プのコネクター電極と基板のインターコネクト配線を微
細に製作し、製作された半導体集積回路チップ相互間ま
たは半導体集積回路チップとインターコネクト配線を持
つ基板との間の電気的接続を、ガス雰囲気中での集束ビ
ーム照射による堆積膜を形成する方法により集積回路の
３次元実装を行う。 上記集束ビームは集束イオンビーム、集束レーザビーム
、集束電子ビームのいずれか又はこれらを組合せて使用
してもよい。 ３次元実装とは第２図のように半導体集積回路チップ、
基板が相互に垂直に配列する場合が主であるが、それに
限定されるものではなく、半導体集積回路チップ、基板
が立体的に配置される場合を意味する。 また、−上記実装方法を行うために必要なＷｉ細なイン
ターコネクト配線を持つ半導体集積回路チップを作るた
め、集積回路の動作検査が可能なパッドをウェハの集積
回路パターン周囲に配し、パッドを利用して回路動作を
検査した後、」１記集積回路パターンの回路と上記パッ
ドとを接続していた配線部分を横切るように集積回路チ
ップを上記ウェハより切断加工し、上記集積回路チップ
の上記切断加−Ｌした部分の配線パターンをコネクタと
することによって本発明の実装法に適した集積回路チッ
プを製造する。
【作用ｊ
本発明の方法によれば、半導体集積回路チップ相互間ま
たは半導体集積回路チップとインターコネクト配線を持
つ基板との間の電気的接続はガス雰囲気中での集束ビー
ム照射による堆積膜形成により行なうので、接続に必要
な集積回路チップ、基板の配線間隔はほぼ集束ビームの
ビーム径によって決定される。従って従来のハンダポン
ディングパッドを必要とせず、極めて高密度の３次元実
装が可能となる。 即ち、ガスにはＷ（ＣＯ）、のようなガスにイーオ ンビーム ると、ビームが照射された部分のみＷが分離され堆積膜
としてチップや基板面に付着する。そのため、堆積膜の
面積はユないし数μｍ程度に制御できる。 【実施例】 以下、本発明の実施例を図を用いて説明する。 第３図は本発明による集積回路の３次元実装方法の一実
施例で使用した集束イオンビーム（Ｆｏｃｕｓｅｄ Ｉ
ｏｎ Ｂｅａｍ ：略してＦＩＢ）装置の構成図である
。液体金属イオン源１００から放出したイオンビーム１
はコンデンサーレンズ１０１と対物レンズ１． ０ ６
により試料上に集束される。上記両レンズ間には、アパ
ーチャー］−０２、アライナ−・スティグマ１０３、プ
ランカー１０４、デフレクタ１０５が配されている。ガ
ス源１１０から発生したガスはガスノズル１０８により
ＦＩＢ照射部近傍に専かれる。ＦＩＢ照射により試料か
ら発生した二次電子は、二次電子検出器１０７により検
出され、偏向制御と同期させることによりコンピュータ
のＣＲＴ」二に走査電子イオン顕微鏡（以下ＳＩＭと略
す）像として表示される。チップはマニピュレータ８に
より基板チップ上の所望場所に運搬される。ビーム偏向
、信号検出、マニピュレーター、ステージ、ガス等の制
御はシステム・バスを介しコンビコーターにより制御さ
れる。 第１図は本発明による集積回路の３次元実装方法を−１
−記ＦＩＢ装置を用いて行なった１実施例における要部
の斜視図である。 複数個のメモリーチップ２と、演算器チップ３１と、信
号処理ユニット（ｃｐｕ）チップ３２とをシステムバス
配線４を持つ基板チップ７−にに互いに並列に、かつ基
板チップ７の平面に対しては垂直と成るように配列、実
装して１つの独立した計算機である大規模回路システム
の装置を構成する様子を示している。基板チップ３には
集積回路チップの入出力配線の間隔と同一の間隔のバス
配線４及びローカルチャネル配線５が予め施されている
。図は簡単のため１つの計ｐ機を構成する部分のみが示
されているか、同一の基板チップＱ ７４−に同様の構成の計算機複数個を配列し、シリアル
データ転送ライン５−２、クロック、上位アービタどの
接続線５−１で相互に結合して並列側算機の大型集積回
路システ１１を構成する。 同図において、マニピュレーター８を用いてシステムチ
ップである集積回路チップ２．３−１．３−２をバス配
線」−に運搬し、集積回路チップ端の電極と上記バス配
線４とを接触する位置に配列する、接触部及びその近傍
にＷ（Ｃ○）、ガス７をガス源１１０から供給しなから
Ｆ Ｉ Ｂ ］を集積回路チップの上記接触部で接続す
べき部分に照射し、導電性堆積膜６を形成してメモリー
２、演算器３−１、ＣＰＵ３−２の集積回路チップと基
板７のバス配線４を電気的に接続する。集積回路チップ
端の電極はバス配線と同程度の大きさでよく、例えば１
μｍ幅の線路とスペースが交庁に配列された場合でも、
接続すべき線路を正確に選択接続でき、高密度の配線が
可能である。 例えば、１ｃｍ角の１．、 Ｓ Ｉチッ
プから１００００本の入出力配線を取り出すことができ
る。側板９はＯＣＭ構造の機械的強度を増大するＬ１的
で設けたものである。また、堆積膜の形成は必要によっ
て、電気的接続のためのみてなく機械的強度を保つため
、側板９、基板７及び集積回路チップ２．３の相互間に
形成する。図中６は側板９と基板７とを機械的に接続す
るための堆積膜を示す。図示のように側板９に集積回路
チップを多数装着する場合、先に側板９に集積回路チッ
プを多数装着したものをマニピュレータ８て基板７上に
運搬し、その後で、前述のように側板９、基板７及び集
積回路チップ２．３の相互間の接続を行う。 第４図は本発明による集積回路の３次元実装方法の実施
に使用される半導体集積回路チップの製造方法を説明す
るための、ウェハの部分平面図を示す。 半導体集積回路チップをシステムチップとして実装する
場合、実装前にその動作を検査する必要があり、そのた
めにはＬＳＩテスターでブロービングできるパッドが必
要である。このパラ１−は大面積を占有するが検査後は
不要となる。 そこで、半導体集積回路チップをウェハより切り出す前
は、第４図に示すように、ウェハに形成される回路パタ
ーンとして、最終的に必要な半導体集積回路パターン４
０（切断線Ａ−Ａ’ 、Ｂ−Ｂ’、Ｃ−Ｃ’及びＤ−Ｄ
’で囲まれた部分）と半導体集積回路パターン４０の回
路の入出力信号線をまずチップ端、即ち切断線と垂直に
延長し、その延長端にブロービング・パッド２０を形成
する。この構成により製造されたブロービング・パッド
２０を利用して、 半導体集積回路パターン４０の回路
を検査し、検査後切断線Ａ−Ａ’ 、ＢＢ’ 、Ｃ−Ｃ
’及びＤ−Ｄ’ にそって半導体集積回路パターン４０
部は半導体集積回路チップとして切り出す。ブロービン
グ・パッド２０は検査後は不要なものとして除かれる。 従って、切り出された半導体集積回路チップの周辺端は
微細ピッチの電極線が形成できる。 本実施例のように半導体集積回路チップ端の電極及び基
板チップのバス配線を微細ピッチで形成し、システムチ
ップを基板チップに略垂直に実装し、集束ビームを利用
した堆積膜により両者を電気的に接続することにより、
超高密度で大規模の集積回路システムを構築できる。 第５図は本発明による方法の他の実施例の要部説明のた
めの斜視図を示す。特に本実施例は前述の集積回路の実
装方法によって構成された集積回路装置を構成する集積
回路チップを交換するために選択的に取り外す方法に関
するものである。同図は集積回路チップを交換する際に
堆積膜を除去するを示す。同図において第１図と同一部
分には同一の番号を付している。ＦＩ Ｂ ］を堆積膜
６に局所的に照射し、スパッタリングにより堆積膜を除
去する。この際、バス配線４の損傷を最小限にするため
、スパッタリングにより発生した二次イオンを質量分析
器１０により元素分析モニターして、上記堆積膜の組成
を示す成分が存在するときのみスパッタリングを選択的
に継続して行い、堆積膜の組成を示す成分が検出できな
くなったとき、バッタリングを止める。 例えば、バス
配線４をＡ、 Ｑで形成し、堆積膜をＷで形成しておく
と、スバッタリンクにより生成されるＷの二次イオン強
度を質量分析器１０でモニターすることにより、堆積膜
除去の終了時点を検出することができる。 この他、二次的に発生ずる光のスペク１〜ルを利用する
ことも可能である。このようにして取り除くべき集積回
路チップに形成された堆積膜６をすへてのぞき、マニピ
ュレータ８によって集積回路チップ搬出すれば良い。更
に他の集積回路チップと交換する場合は搬出された跡に
他の集積回路デツプを第１図で説明し、た方法で実装す
る。 上記実施例では、集束ビームとしてＦＩＢを利用したが
この他のエネルギービ〜ノ、としてレーザビー１１及び
電子ビームが利用できる。レーザビームは集束特性で他
のビームに劣るが、導電性の良好な堆積膜を高速に形成
できる利点がある。 電子は堆積膜形成速度で他のビームに劣るが、良好な集
束特性が容易に得られ低ダメージで像ｉ察ができる利点
がある。 また、堆積膜形成による電気配線を選択的に行なうこと
により、集積回路チップの機能を実装時に選択すること
が可能である。例えばメモリーのアドレス割当等を行な
える。 ［発明の効果］ 本発明によれば、集積回路チップと実装基板間、あるい
は集積回路チップ相互間の電気的接続を集束ビーム径て
決まる極めて微細な間隔で実現することができるため、
超高密度で大規模の集積回路システムを構築する集積回
路装置実現できる。 更に大規模の集積口、整システムにおいて２Ｍｌ模の拡
大、機能の変更等に必要な集積回路チップの選択的な取
替えが可能となるため、集積回路装置を経済的に利用で
きる効果がある。
たは半導体集積回路チップとインターコネクト配線を持
つ基板との間の電気的接続はガス雰囲気中での集束ビー
ム照射による堆積膜形成により行なうので、接続に必要
な集積回路チップ、基板の配線間隔はほぼ集束ビームの
ビーム径によって決定される。従って従来のハンダポン
ディングパッドを必要とせず、極めて高密度の３次元実
装が可能となる。 即ち、ガスにはＷ（ＣＯ）、のようなガスにイーオ ンビーム ると、ビームが照射された部分のみＷが分離され堆積膜
としてチップや基板面に付着する。そのため、堆積膜の
面積はユないし数μｍ程度に制御できる。 【実施例】 以下、本発明の実施例を図を用いて説明する。 第３図は本発明による集積回路の３次元実装方法の一実
施例で使用した集束イオンビーム（Ｆｏｃｕｓｅｄ Ｉ
ｏｎ Ｂｅａｍ ：略してＦＩＢ）装置の構成図である
。液体金属イオン源１００から放出したイオンビーム１
はコンデンサーレンズ１０１と対物レンズ１． ０ ６
により試料上に集束される。上記両レンズ間には、アパ
ーチャー］−０２、アライナ−・スティグマ１０３、プ
ランカー１０４、デフレクタ１０５が配されている。ガ
ス源１１０から発生したガスはガスノズル１０８により
ＦＩＢ照射部近傍に専かれる。ＦＩＢ照射により試料か
ら発生した二次電子は、二次電子検出器１０７により検
出され、偏向制御と同期させることによりコンピュータ
のＣＲＴ」二に走査電子イオン顕微鏡（以下ＳＩＭと略
す）像として表示される。チップはマニピュレータ８に
より基板チップ上の所望場所に運搬される。ビーム偏向
、信号検出、マニピュレーター、ステージ、ガス等の制
御はシステム・バスを介しコンビコーターにより制御さ
れる。 第１図は本発明による集積回路の３次元実装方法を−１
−記ＦＩＢ装置を用いて行なった１実施例における要部
の斜視図である。 複数個のメモリーチップ２と、演算器チップ３１と、信
号処理ユニット（ｃｐｕ）チップ３２とをシステムバス
配線４を持つ基板チップ７−にに互いに並列に、かつ基
板チップ７の平面に対しては垂直と成るように配列、実
装して１つの独立した計算機である大規模回路システム
の装置を構成する様子を示している。基板チップ３には
集積回路チップの入出力配線の間隔と同一の間隔のバス
配線４及びローカルチャネル配線５が予め施されている
。図は簡単のため１つの計ｐ機を構成する部分のみが示
されているか、同一の基板チップＱ ７４−に同様の構成の計算機複数個を配列し、シリアル
データ転送ライン５−２、クロック、上位アービタどの
接続線５−１で相互に結合して並列側算機の大型集積回
路システ１１を構成する。 同図において、マニピュレーター８を用いてシステムチ
ップである集積回路チップ２．３−１．３−２をバス配
線」−に運搬し、集積回路チップ端の電極と上記バス配
線４とを接触する位置に配列する、接触部及びその近傍
にＷ（Ｃ○）、ガス７をガス源１１０から供給しなから
Ｆ Ｉ Ｂ ］を集積回路チップの上記接触部で接続す
べき部分に照射し、導電性堆積膜６を形成してメモリー
２、演算器３−１、ＣＰＵ３−２の集積回路チップと基
板７のバス配線４を電気的に接続する。集積回路チップ
端の電極はバス配線と同程度の大きさでよく、例えば１
μｍ幅の線路とスペースが交庁に配列された場合でも、
接続すべき線路を正確に選択接続でき、高密度の配線が
可能である。 例えば、１ｃｍ角の１．、 Ｓ Ｉチッ
プから１００００本の入出力配線を取り出すことができ
る。側板９はＯＣＭ構造の機械的強度を増大するＬ１的
で設けたものである。また、堆積膜の形成は必要によっ
て、電気的接続のためのみてなく機械的強度を保つため
、側板９、基板７及び集積回路チップ２．３の相互間に
形成する。図中６は側板９と基板７とを機械的に接続す
るための堆積膜を示す。図示のように側板９に集積回路
チップを多数装着する場合、先に側板９に集積回路チッ
プを多数装着したものをマニピュレータ８て基板７上に
運搬し、その後で、前述のように側板９、基板７及び集
積回路チップ２．３の相互間の接続を行う。 第４図は本発明による集積回路の３次元実装方法の実施
に使用される半導体集積回路チップの製造方法を説明す
るための、ウェハの部分平面図を示す。 半導体集積回路チップをシステムチップとして実装する
場合、実装前にその動作を検査する必要があり、そのた
めにはＬＳＩテスターでブロービングできるパッドが必
要である。このパラ１−は大面積を占有するが検査後は
不要となる。 そこで、半導体集積回路チップをウェハより切り出す前
は、第４図に示すように、ウェハに形成される回路パタ
ーンとして、最終的に必要な半導体集積回路パターン４
０（切断線Ａ−Ａ’ 、Ｂ−Ｂ’、Ｃ−Ｃ’及びＤ−Ｄ
’で囲まれた部分）と半導体集積回路パターン４０の回
路の入出力信号線をまずチップ端、即ち切断線と垂直に
延長し、その延長端にブロービング・パッド２０を形成
する。この構成により製造されたブロービング・パッド
２０を利用して、 半導体集積回路パターン４０の回路
を検査し、検査後切断線Ａ−Ａ’ 、ＢＢ’ 、Ｃ−Ｃ
’及びＤ−Ｄ’ にそって半導体集積回路パターン４０
部は半導体集積回路チップとして切り出す。ブロービン
グ・パッド２０は検査後は不要なものとして除かれる。 従って、切り出された半導体集積回路チップの周辺端は
微細ピッチの電極線が形成できる。 本実施例のように半導体集積回路チップ端の電極及び基
板チップのバス配線を微細ピッチで形成し、システムチ
ップを基板チップに略垂直に実装し、集束ビームを利用
した堆積膜により両者を電気的に接続することにより、
超高密度で大規模の集積回路システムを構築できる。 第５図は本発明による方法の他の実施例の要部説明のた
めの斜視図を示す。特に本実施例は前述の集積回路の実
装方法によって構成された集積回路装置を構成する集積
回路チップを交換するために選択的に取り外す方法に関
するものである。同図は集積回路チップを交換する際に
堆積膜を除去するを示す。同図において第１図と同一部
分には同一の番号を付している。ＦＩ Ｂ ］を堆積膜
６に局所的に照射し、スパッタリングにより堆積膜を除
去する。この際、バス配線４の損傷を最小限にするため
、スパッタリングにより発生した二次イオンを質量分析
器１０により元素分析モニターして、上記堆積膜の組成
を示す成分が存在するときのみスパッタリングを選択的
に継続して行い、堆積膜の組成を示す成分が検出できな
くなったとき、バッタリングを止める。 例えば、バス
配線４をＡ、 Ｑで形成し、堆積膜をＷで形成しておく
と、スバッタリンクにより生成されるＷの二次イオン強
度を質量分析器１０でモニターすることにより、堆積膜
除去の終了時点を検出することができる。 この他、二次的に発生ずる光のスペク１〜ルを利用する
ことも可能である。このようにして取り除くべき集積回
路チップに形成された堆積膜６をすへてのぞき、マニピ
ュレータ８によって集積回路チップ搬出すれば良い。更
に他の集積回路チップと交換する場合は搬出された跡に
他の集積回路デツプを第１図で説明し、た方法で実装す
る。 上記実施例では、集束ビームとしてＦＩＢを利用したが
この他のエネルギービ〜ノ、としてレーザビー１１及び
電子ビームが利用できる。レーザビームは集束特性で他
のビームに劣るが、導電性の良好な堆積膜を高速に形成
できる利点がある。 電子は堆積膜形成速度で他のビームに劣るが、良好な集
束特性が容易に得られ低ダメージで像ｉ察ができる利点
がある。 また、堆積膜形成による電気配線を選択的に行なうこと
により、集積回路チップの機能を実装時に選択すること
が可能である。例えばメモリーのアドレス割当等を行な
える。 ［発明の効果］ 本発明によれば、集積回路チップと実装基板間、あるい
は集積回路チップ相互間の電気的接続を集束ビーム径て
決まる極めて微細な間隔で実現することができるため、
超高密度で大規模の集積回路システムを構築する集積回
路装置実現できる。 更に大規模の集積口、整システムにおいて２Ｍｌ模の拡
大、機能の変更等に必要な集積回路チップの選択的な取
替えが可能となるため、集積回路装置を経済的に利用で
きる効果がある。
第１図は本発明による集積回路の３次元実装方法をＦＩ
Ｂ装置を用いて行なった一実施例における要部の斜視図
、第２図は従来の集積回路の３次元実装方法の説明図で
（ａ）は斜視図、（ｂ）はその断面図、第３図は本発明
の１実施例で用いたＦ Ｉ Ｂ装置の構成図、第４図は
本発明による集積回路の３次元実装方法の実施に使用さ
れる半導体集積回路チップの製造方法を説明するための
、ウェハの部分平面図、第５図は堆積膜を除去する様子
を示す要部斜視図である。 １・・イオンビーム ３−１・・演算器チップ ４・・バス配線 ５ ６・堆積膜 ８・・・マニピュレーター １０ 質量分析器 ４０・・・集積回路パターン ２ ・メモリーチップ ３−２・ＣＰＵチップ ローカルチャネル配線 ７ 基板 ９・・・側板 ２０・ブローピングパソト
Ｂ装置を用いて行なった一実施例における要部の斜視図
、第２図は従来の集積回路の３次元実装方法の説明図で
（ａ）は斜視図、（ｂ）はその断面図、第３図は本発明
の１実施例で用いたＦ Ｉ Ｂ装置の構成図、第４図は
本発明による集積回路の３次元実装方法の実施に使用さ
れる半導体集積回路チップの製造方法を説明するための
、ウェハの部分平面図、第５図は堆積膜を除去する様子
を示す要部斜視図である。 １・・イオンビーム ３−１・・演算器チップ ４・・バス配線 ５ ６・堆積膜 ８・・・マニピュレーター １０ 質量分析器 ４０・・・集積回路パターン ２ ・メモリーチップ ３−２・ＣＰＵチップ ローカルチャネル配線 ７ 基板 ９・・・側板 ２０・ブローピングパソト
Claims (10)
- １．集積回路チップと基板とを略垂直方向となる位置に
運搬する運搬工程と、上記運搬工程によって垂直方向に
配置された上記集積回路チップと上記基板との電気的接
続をガス雰囲気中での集束ビーム照射による堆積膜形成
により行なう加工工程を含むことを特徴とする集積回路
の３次元実装方法。 - ２．集積回路チップと接続配線が形成された基板とを３
次元的に実装する方法において、 半導体集積回路が形成されたウエハより上記半導体回路
の電極を切断するように集積回路チップを切出し、１な
いし複数の半導体チップを作る行程と、上記１ないし複
数の半導体チップを切断された電極が上記基板の接続配
線に近接するように上記１ないし複数の半導体チップを
配列する行程と、配列された上記集積回路チップ及び基
板との電気的に接続すべき部分をガス雰囲気中で集束ビ
ーム照射による堆積膜形成により行なう加工工程とを有
することを特徴とする集積回路の３次元実装方法。 - ３．請求項第１又は第２記載において、上記集束ビーム
として、集束イオンビーム、集束レーザビーム、集束電
子ビームのいずれか又はこれらを組合せて使用ことを特
徴とする集積回路の３次元実装方法。 - ４．請求項第２記載において、上記１ないし複数の半導
体チップを配列する行程が複数の半導体チップを補強用
の側板に固着後に上記１ないし複数の半導体チップを切
断された電極が上記基板の接続配線に近接するように配
列することを特徴とする集積回路の３次元実装方法。 - ５．請求項第４記載の方法に、更に、上記側板又は半導
体チップの少なくとも一方と上記基板の接続配線以外の
部分をガス雰囲気中で集束ビーム照射による堆積膜形成
により行なう加工工程を付加したことを特徴とする集積
回路の３次元実装方法。 - ６．針状プローバーによる回路の動作検査が可能なパッ
ドをウエハの集積回路パターン周囲に配し、パッドを利
用して回路動作を検査した後、上記集積回路パターンの
回路と上記パッドとを接続していた配線部分を横切るよ
うに集積回路チップを上記ウエハより切断加工し、上記
集積回路チップの上記切断加工しした部分の配線パター
ンをコネクタとすることを特徴とする半導体集積回路チ
ップの製造方法。 - ７．請求項第１ないし第５記載のいずれか１つの方法に
おいて、上記集積回路チップが請求項第６記載の製造方
法によって製造されたことを特徴とする集積回路の３次
元実装方法。 - ８．請求項第１ないし第７記載のいずれか１つの方法を
利用して複数の集積回路チップが実装された集積回路装
置 - ９．請求項第８記載の集積回路装置から特定の集積回路
チップを取り除く方法であって、上記特定の集積回路チ
ップの上記堆積膜を集束イオンビーム照射によるスッパ
ッタリング加工により除去し、上記特定の集積回路チッ
プを取り外す方法。 - １０．請求項第９記載の方法において、 上記スッパッタリング加工時に、スパッタリングにより
発生した二次イオンを質量分析器により元素分析モニタ
ーして、上記堆積膜の組成を示す成分が存在するときの
みスパッタリングを継続して行い、集積回路チップを取
り外す方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2121114A JPH0418800A (ja) | 1990-05-14 | 1990-05-14 | 集積回路の３次元実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2121114A JPH0418800A (ja) | 1990-05-14 | 1990-05-14 | 集積回路の３次元実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0418800A true JPH0418800A (ja) | 1992-01-22 |
Family
ID=14803233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2121114A Pending JPH0418800A (ja) | 1990-05-14 | 1990-05-14 | 集積回路の３次元実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0418800A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100427752B1 (ko) * | 1995-10-26 | 2004-07-19 | 소니 가부시끼 가이샤 | 음성부호화방법 및 장치 |
-
1990
- 1990-05-14 JP JP2121114A patent/JPH0418800A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100427752B1 (ko) * | 1995-10-26 | 2004-07-19 | 소니 가부시끼 가이샤 | 음성부호화방법 및 장치 |
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