JPH04180251A - Integrated circuit - Google Patents

Integrated circuit

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Publication number
JPH04180251A
JPH04180251A JP31035790A JP31035790A JPH04180251A JP H04180251 A JPH04180251 A JP H04180251A JP 31035790 A JP31035790 A JP 31035790A JP 31035790 A JP31035790 A JP 31035790A JP H04180251 A JPH04180251 A JP H04180251A
Authority
JP
Japan
Prior art keywords
wiring
basic cell
power supply
lines
power
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP31035790A
Other languages
Japanese (ja)
Inventor
Hiroyuki Nakao
中尾 浩之
Shinji Suda
須田 眞二
Toshihiko Hori
俊彦 堀
Kyoko Tanabe
田部 恭子
Tsugumi Matsuishi
松石 継巳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Publication of JPH04180251A publication Critical patent/JPH04180251A/en
Pending legal-status Critical Current

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Abstract

PURPOSE:To eliminate power lines on both sides of functional blocks by carrying out power connections for functional blocks internally using lines that are not connected with logic circuits within unit cells. CONSTITUTION:Power lines 3 between rows of unit cells 1 are interconnected through power lines 3 within wiring regions 5 between rows of unit cells. Interconnection holes 7 are formed in locations where the power lines 3 in unit cells 1 cross lines 6 that are not connected with unit cells. As a result, there are more unconnected lines on both sides of functional blocks 4 than central portions. These unconnected lines are used as substitutes of power lines. Therefore, there is no need for power lines on both sides of functional blocks, resulting in higher packing density.

Description

【発明の詳細な説明】 【産業上の利用分野】 この発明は、半導体集積回路に関するものである。 [従来の技術] 第3図は、従来の半導体集積回路の機能ブロックと信号
配線のレイアウトを示す平面図、第4図は第3図に示す
機能ブロックと電源配線のレイアウトを示す平面図、第
5図は第3図に示す基本セルの模式回路図である1図に
おいてfl+は基本セル、+21は信号配線、(3)は
電源配線、(4)は機能ブロック、(5)は配線領域、
(6)は”内部と電気的に接続されていない配線、U>
は配線接続点である。第3図において基本セル(+1 
を複数個組み合せた基本セル列を作り、上記基本セル列
を複数段並べて1機能ブロック(4)を構成する。上記
基本セル列間に配線領域(5)を設け、配線領域(5)
内に基本セル(1)間を接続する信号配線(2)を設け
である。 第4図において、機能ブロック(4)の側面に電源配線
(3)を設けである。 1115図において、基本セル(1)の上辺と下辺から
、基本セル(1)内部の信号配線(2)及び内部と電気
的に接続されていない配線【6)が基本セルH)の外部
に信号を引き出すことができ、基本セル(+1の左辺と
右辺から基本セル(++内部の電源配線(3)が、基本
セル(+1の外部に引き出すことができる。 次に動作について説明する。基本セル+11は、基本セ
ル(1)の内部の信号配線(2)の信号を基本セル(り
の上辺と下辺から取り出せる様にレイアウドし、また、
基本セル(1)内の空領域を利用して基本セル(1)を
通り抜は可能な内部と電気的に接続されていない配線(
6)の信号を上辺と下辺から取り出せる。基本セル(1
)内に電源を供給するための電源配置3)を基本セル(
1)の右辺と左辺から電源を供給できる様に、電源配線
(31を基本セル(1)の左右の横方向に配線し、基本
セル(1)を複数個組み合せて基本セル列を構成した時
に、電源配線(3)を配線して、基本セル(1)の横方
向に一直線にレイアウトできる。 これにより、基本セル(1)を組み合せて基本セル列を
構成する時に、電源配線(3)の基本セル+1)閏での
接続について考慮することなく上記基本セル11)を横
方向に配置することが可能である。 基本セル+1)を組み合せた機能ブロック(4)への電
源の供給は、機能ブロック+41の左右側面に電源配線
(3)を上下に配線し、そこから各基本セル列へ電源配
線(3)を配電して、電源を供給する。 基本セル(1)の上辺と下辺から信号を取り出せる様に
レイアウトした基本セル+1)内の信号配線(2)及び
内部と電気約6こ接続されていない配線(6)は、上記
基本セル列間に設けた配線領域(5)内の信号配線(2
)により、基本セルfi1間で配線を接続する。 [発明が解決しようとする課題] 従来の機能ブロックは以上のように構成されているので
、基本セル内に設けた内部と電気的に接続されていない
配線の中で、使用されていないものが多数存在している
という問題点があった。 この発明は、上記のような問題点を解消するためになさ
れたもので、内部と電気的に接続されていない配線を有
効に使用することができるとともに、上記内部と電気的
に接続されていない配線を電源配線として使用すること
で、機能ブロックの左右の側面に設けている電源配線を
取り除くことができる半導体集積回路を得ることを目的
とする。 [課題を解決するための手段] この発明に係る半導体集積回路は、基本セルの内部と電
気的に接続されていない配線で、使用されていないもの
を電源配線として使用するとともに、機能ブロックの左
右の側面に配線していた電源配線を取り除くようにした
ものである。 〔作用〕 この発明における半導体集積回路は、基本セルの内部と
電気的に接続されていない配線を電源配線として使用す
ることで、機能ブロックの左右の側面に配線していた電
源配線を取り除くことができ、これによりチップ全体の
縮小化を図ることができる。 [実施例] 以下、この発明の一実施例を図について説明する。第1
図は1機能ブロックと電源配線のレイアウトを示す平面
図、第2図は第1図に示す基本セルの模式回路図である
0図において、(1)〜(6)。 (8)は第3図ないし第5図の従来例に示したものとw
4等であるので説明を省略する。(7)は配線接続穴で
ある。第1図において、基本セル(11を組み合せた各
基本セル列の電源配線(3)の間の接続に基本セル列間
の配線領域(5)内に設けた電源配線(3)を用いる。 基本セルTll内の電源配線(3)と基本セル(1)の
内部と電気的に接続されていない配線(6)の交差部に
配線接続穴(7)を設け、配線の接続を行う。 第2図において、基本セル[11の上辺と下辺から、基
本セル(1)内部の信号配線(2)及び内部と電気的に
接続されていない配線(6)を基本セル(11の外部に
引き出すことが出き、基本セル(1)の左辺と右辺から
基本セル(+1内部の電源配線(3)が基本セル(1)
の外部に引き出すことができる。基本セル(+1内部の
電源配線(3)と基本セル(1)の内部と電気的に接続
されていない配線(5)の交差部に配線接続穴(7)を
設ける。 次に、動作について説明する。基本セル(1)を複数組
み合せて作る機能ブロック(4)において、配線領域(
5)内の信号配線(2)は、配線領域(5)の配線密度
が中央部では大きく、左右側面に近づくにつれて小さく
なる。更に、基本セルIll内には、基本セル(+1の
内部と電気的に接続されていない配線(6) を設ける
。 したがって、機能ブロック(4)の左右側面に近い基本
セル(1)は、中央部の基本セルmに比べて、基本セル
(1)の内部と接続されていない配線+61が使用され
ない割合が大きくなる。そこで、この使用されていない
内部と電気的に接続されていない配線(6) を用いて
、機能ブロック(4)の左右側面に設けていた電源配線
(3)の代りをすることで、この機能ブロック(4)の
左右側面に設けていた電源配線(3)を取り除くことが
できる0機能ブロック(4)の左右両辺に設けた電源配
線(3)の幅は、20μmぐらいであるから、2μmの
信号配線(2)及び内部と電気的に接続されていない配
線(6)をそれぞれ10本くらいづつ使用することで、
機能ブロック(4)の左右両側に設けていた電源配線(
3)の代りをすることができる0機能ブロック(4)は
数百から数千の基本セル+11から構成されており、1
つの基本セル(1)には、数本から10数本の内部と電
気的に接続されていない配線(6)をレイアウトしてお
く、シたがって、信号配線(2)及び内部と電気的に接
続されていない配線(6)を使用して電源を配線するこ
とが可能である。また。 基本セルill 内の電源配線(3)及び信号配線(2
)として使用されていない内部と電気的に接続されてい
ない配線(6)は、異なる配置1mの配線を用いてレイ
アウトするので、異なる配線層間の絶縁層内に配線接続
穴(7)を設けて異なる配線層の配線を接続する。 【発明の効果] 以上の様に、この発明によれば、機能ブロックの左右側
面に設けていた電源配線を信号配線及び内部と電気的に
接続されていない配線で構成したので、従来左右側面に
設けていた電源配線を取り除くことができ、しかも機能
ブロックのサイズは元のままで構成可能である。したが
って、チップサイズは小さくすることができ、高集積化
が可能となる効果がある。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor integrated circuit. [Prior Art] FIG. 3 is a plan view showing the layout of functional blocks and signal wiring of a conventional semiconductor integrated circuit, and FIG. 4 is a plan view showing the layout of the functional blocks and power wiring shown in FIG. Figure 5 is a schematic circuit diagram of the basic cell shown in Figure 3. In Figure 1, fl+ is the basic cell, +21 is the signal wiring, (3) is the power supply wiring, (4) is the functional block, (5) is the wiring area,
(6) is “Wiring that is not electrically connected to the inside, U>
is the wiring connection point. In Figure 3, the basic cell (+1
A basic cell string is created by combining a plurality of basic cell strings, and one functional block (4) is constructed by arranging the basic cell strings in multiple stages. A wiring area (5) is provided between the basic cell columns, and the wiring area (5)
Signal wiring (2) for connecting between the basic cells (1) is provided inside. In FIG. 4, power supply wiring (3) is provided on the side surface of the functional block (4). In Figure 1115, from the upper and lower sides of the basic cell (1), the signal wiring (2) inside the basic cell (1) and the wiring [6] that is not electrically connected to the inside are connected to the outside of the basic cell H). The power supply wiring (3) inside the basic cell (++) can be drawn out from the left and right sides of the basic cell (+1) to the outside of the basic cell (+1. Next, the operation will be explained. Basic cell +11 is laid out so that the signal of the signal wiring (2) inside the basic cell (1) can be extracted from the upper and lower sides of the basic cell (1), and
Wires that are not electrically connected to the interior of the basic cell (1) can be passed through the basic cell (1) by using the empty space inside the basic cell (1).
The signal of 6) can be extracted from the upper and lower sides. Basic cell (1
) for power supply arrangement 3) to the basic cell (
When power wiring (31) is wired horizontally to the left and right of the basic cell (1) so that power can be supplied from the right and left sides of 1), and when a basic cell row is configured by combining multiple basic cells (1), , the power supply wiring (3) can be laid out in a straight line in the horizontal direction of the basic cell (1).This allows the power supply wiring (3) to be laid out in a straight line in the horizontal direction of the basic cell (1). Basic cell + 1) It is possible to arrange the basic cell 11) in the horizontal direction without considering the connection with a leapfrog. To supply power to the functional block (4) that combines the basic cells +1), power wiring (3) is wired vertically on the left and right sides of the functional block +41, and from there power wiring (3) is routed to each basic cell column. Distribute and supply power. The signal wiring (2) in the basic cell + 1), which is laid out so that signals can be taken out from the upper and lower sides of the basic cell (1), and the wiring (6) that is not electrically connected to the inside, are between the basic cell rows. The signal wiring (2) in the wiring area (5) provided in
) to connect the wiring between the basic cells fi1. [Problem to be solved by the invention] Since the conventional functional block is configured as described above, it is possible to eliminate unused wiring among the wiring provided in the basic cell that is not electrically connected to the inside. The problem was that there were a lot of them. This invention was made to solve the above-mentioned problems, and it is possible to effectively use wiring that is not electrically connected to the inside, and it is also possible to effectively use wiring that is not electrically connected to the inside. An object of the present invention is to obtain a semiconductor integrated circuit in which the power supply wiring provided on the left and right sides of a functional block can be removed by using the wiring as a power supply wiring. [Means for Solving the Problems] A semiconductor integrated circuit according to the present invention uses unused wiring that is not electrically connected to the inside of a basic cell as a power supply wiring, and also connects the left and right of a functional block. The power supply wiring that had been routed to the side of the unit was removed. [Operation] The semiconductor integrated circuit according to the present invention uses wiring that is not electrically connected to the inside of the basic cell as the power wiring, so that the power wiring that is wired on the left and right sides of the functional block can be removed. This makes it possible to reduce the size of the entire chip. [Example] Hereinafter, an example of the present invention will be described with reference to the drawings. 1st
1 is a plan view showing the layout of one functional block and power supply wiring, and FIG. 2 is a schematic circuit diagram of the basic cell shown in FIG. 1, showing (1) to (6) in FIG. (8) is the same as that shown in the conventional example shown in Figures 3 to 5.
Since it is 4th grade, the explanation will be omitted. (7) is a wiring connection hole. In FIG. 1, the power supply wiring (3) provided in the wiring area (5) between the basic cell columns is used to connect the power supply wiring (3) of each basic cell column in which basic cells (11) are combined. A wiring connection hole (7) is provided at the intersection of the power supply wiring (3) in the cell Tll and the wiring (6) which is not electrically connected to the inside of the basic cell (1), and the wiring is connected.Second In the figure, the signal wiring (2) inside the basic cell (1) and the wiring (6) that is not electrically connected to the inside can be drawn out to the outside of the basic cell (11) from the upper and lower sides of the basic cell (11). From the left and right sides of the basic cell (1), the basic cell (+1 internal power supply wiring (3) is connected to the basic cell (1)
can be pulled out to the outside. A wiring connection hole (7) is provided at the intersection of the power supply wiring (3) inside the basic cell (+1) and the wiring (5) that is not electrically connected to the inside of the basic cell (1). Next, the operation will be explained. In the functional block (4) created by combining multiple basic cells (1), the wiring area (
In the signal wiring (2) in 5), the wiring density of the wiring area (5) is large in the center and becomes smaller as it approaches the left and right side surfaces. Furthermore, a wiring (6) that is not electrically connected to the inside of the basic cell (+1) is provided in the basic cell Ill. Therefore, the basic cell (1) near the left and right sides of the functional block (4) is connected to the center Compared to the basic cell m in the basic cell m, the proportion of wiring +61 that is not connected to the inside of the basic cell (1) is increased. Therefore, the wiring (61) that is not electrically connected to the unused inside is ) to replace the power supply wiring (3) provided on the left and right sides of the functional block (4), the power supply wiring (3) provided on the left and right sides of the functional block (4) can be removed. Since the width of the power supply wiring (3) provided on both the left and right sides of the functional block (4), which allows for By using about 10 of each,
The power supply wiring (
The 0 function block (4), which can replace 3), is composed of hundreds to thousands of basic cells + 11.
In one basic cell (1), several to ten or more wiring lines (6) that are not electrically connected to the inside are laid out. It is possible to wire the power supply using unconnected wires (6). Also. Power wiring (3) and signal wiring (2) in the basic cell ill
) The wiring (6) that is not electrically connected to the inside that is not used is laid out using wiring with a different arrangement of 1 m, so a wiring connection hole (7) is provided in the insulating layer between different wiring layers. Connect wires in different wiring layers. [Effects of the Invention] As described above, according to the present invention, the power supply wiring that was provided on the left and right sides of the functional block is now configured with signal wiring and wiring that is not electrically connected to the inside. The existing power supply wiring can be removed, and the functional blocks can be configured without changing their size. Therefore, the chip size can be reduced and high integration becomes possible.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は、この発明に係る半導体集積回路の一実施例に
よる機能ブロックと電源配線のレイアウトを示す平面図
、第2図は第1図に示す基本セルの模式回路図、第3図
は、従来の機能ブロックと信号配線のレイアウトを示す
平面図、第4図は第3図に示Tll能ブロックと電源配
線のレイアウトを示す平面図、第5図は第3図に示す基
本セルの模式回路図である。 図において、(11は基本セル、(21は信号配線、(
3)は電源配線、(4)は機能ブロック、(5)は配線
領域、(6)は内部と電気的に接続されていない配線、
(7)は配線接続穴、(8)は配線接続点である。 なお、図中、同一符号は同一、又は相当部分を示す。
FIG. 1 is a plan view showing the layout of functional blocks and power supply wiring according to an embodiment of the semiconductor integrated circuit according to the present invention, FIG. 2 is a schematic circuit diagram of the basic cell shown in FIG. 1, and FIG. FIG. 4 is a plan view showing the layout of conventional functional blocks and signal wiring; FIG. 4 is a plan view showing the layout of the Tll function block and power wiring shown in FIG. 3; FIG. 5 is a schematic circuit of the basic cell shown in FIG. 3. It is a diagram. In the figure, (11 is a basic cell, (21 is a signal wiring, (
3) is the power supply wiring, (4) is the functional block, (5) is the wiring area, (6) is the wiring that is not electrically connected to the inside,
(7) is a wiring connection hole, and (8) is a wiring connection point. In addition, in the figures, the same reference numerals indicate the same or equivalent parts.

Claims (1)

【特許請求の範囲】[Claims]  複数の基本セルと信号配線と電源配線から成り、上記
複数の基本セルを組み合せて構成する機能ブロックにお
いて、上記機能ブロックの電源配線を上記基本セル内で
内部の論理回路と電気的に接続されていない配線を使用
して、上記機能ブロック内で配線したことを特徴とする
半導体集積回路。
In a functional block consisting of a plurality of basic cells, signal wiring, and power wiring, and configured by combining the plurality of basic cells, the power wiring of the functional block is electrically connected to the internal logic circuit within the basic cell. A semiconductor integrated circuit characterized in that wiring is performed within the functional block using no wiring.
JP31035790A 1990-11-14 1990-11-14 Integrated circuit Pending JPH04180251A (en)

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