JPH04171825A - Manufacture of semiconductor element - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 8
- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 229910052751 metal Inorganic materials 0.000 claims abstract description 51
- 239000002184 metal Substances 0.000 claims abstract description 51
- 238000002844 melting Methods 0.000 claims abstract description 30
- 238000000034 method Methods 0.000 claims abstract description 12
- 229910000838 Al alloy Inorganic materials 0.000 claims abstract description 9
- 150000004767 nitrides Chemical class 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 238000000151 deposition Methods 0.000 claims abstract description 4
- 230000008018 melting Effects 0.000 claims description 25
- 238000000059 patterning Methods 0.000 claims 1
- 229910045601 alloy Inorganic materials 0.000 abstract description 32
- 239000000956 alloy Substances 0.000 abstract description 32
- 238000013508 migration Methods 0.000 abstract description 18
- 230000005012 migration Effects 0.000 abstract description 18
- 238000004544 sputter deposition Methods 0.000 abstract description 10
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 abstract description 9
- 229910052726 zirconium Inorganic materials 0.000 abstract description 9
- ZVWKZXLXHLZXLS-UHFFFAOYSA-N zirconium nitride Chemical compound [Zr]#N ZVWKZXLXHLZXLS-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052710 silicon Inorganic materials 0.000 abstract description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 3
- 238000005530 etching Methods 0.000 abstract description 3
- 239000010703 silicon Substances 0.000 abstract description 3
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 abstract description 2
- 238000005546 reactive sputtering Methods 0.000 abstract description 2
- BTBUEUYNUDRHOZ-UHFFFAOYSA-N Borate Chemical compound [O-]B([O-])[O-] BTBUEUYNUDRHOZ-UHFFFAOYSA-N 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 10
- 239000013078 crystal Substances 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 6
- 239000003870 refractory metal Substances 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 229910000676 Si alloy Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 229910014299 N-Si Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000003631 expected effect Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は半導体素子の製造方法に係り、特に金属配線
の形成方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a method for manufacturing a semiconductor element, and particularly to a method for forming metal wiring.
（従来の技術）
半導体素子においては、基板に素子を形成後、該素子間
を接続するための金属配線をＡｌまたはＡｌ合金で基板
上に形成している。その際、金属配線は、ストレスマイ
グレーションによる断線やエレクトロマイグレーション
による断線を防止するように形成する必要がある。(Prior Art) In semiconductor devices, after devices are formed on a substrate, metal wiring for connecting the devices is formed on the substrate using Al or an Al alloy. At that time, the metal wiring needs to be formed to prevent disconnection due to stress migration or disconnection due to electromigration.
従来、金属配線の形成方法の１つとして、特開昭６３−
１６９０４４号公報に開示された方法がある。それは、
金属配線を第１のＭ膜と第２のＭ膜の２層構造とし、第
１のＭ膜をスパッタ形成した後、第２のＭ膜を真空蒸着
法あるいは前記スパッタ法よりも高い圧力および遅い堆
積速度のスパッタ法で形成することにより、該第２のＭ
膜（上層）の結晶粒径を第１のＡＩＭ（下層〕の結晶粒
径より小さくして、層間膜や保護膜から配線表面に加わ
る応力が原因のストレスマイグレーションによる断線に
対して非常に強い配線を形成しようとするものである。Conventionally, as one method for forming metal wiring, Japanese Patent Application Laid-open No. 1983-
There is a method disclosed in Japanese Patent No. 169044. it is,
The metal wiring has a two-layer structure of a first M film and a second M film, and after forming the first M film by sputtering, the second M film is deposited using a vacuum evaporation method or at a higher pressure and slower speed than the sputtering method. The second M is formed by sputtering at a deposition rate.
By making the crystal grain size of the film (upper layer) smaller than the crystal grain size of the first AIM (lower layer), the wiring is extremely resistant to disconnection due to stress migration caused by stress applied to the wiring surface from the interlayer film or protective film. It is intended to form a
（発明が解決しようとする課Ｂ）
しかるに、上記の従来の形成方法では、第２のＭ膜の結
晶粒径が充分に小さくならず、期待したほどのストレス
マイグレーション防止効果が得られないという問題点が
あった。(Problem B to be Solved by the Invention) However, with the above-mentioned conventional formation method, the crystal grain size of the second M film is not made sufficiently small, resulting in a problem that the expected effect of preventing stress migration cannot be obtained. There was a point.
この発明は上記の点に鑑みなされたもので、充分なスト
レスマイグレーション防止効果を有する金属配線を形成
できる半導体素子の製造方法を提供することを目的とす
る。The present invention has been made in view of the above points, and an object of the present invention is to provide a method for manufacturing a semiconductor element that can form a metal wiring having a sufficient effect of preventing stress migration.
（課題を解決するための手段〉
この発明では、半導体基板上に第１層として第１のＭま
たは４合金膜、第２層として高融点金属の窒化物または
硼化物、第３層として高融点金属、第４層として第２の
Ｍまたは４合金膜を１層次堆積させ、それら４層をパタ
ーニングすることにより金属配線を形成する。(Means for Solving the Problems) In the present invention, a first M or 4 alloy film is formed as a first layer on a semiconductor substrate, a high melting point metal nitride or boride is formed as a second layer, and a high melting point metal is formed as a third layer. A second M or 4 alloy film is deposited as a metal and a fourth layer, and these four layers are patterned to form a metal wiring.
（作 用）
上記の方法においては、上層の第２のＭまたは４合金膜
が高融点金属上に堆積されており、したがって第２のＭ
または４合金膜の結晶粒径が充分に小さくなる。したが
って、ストレスマイグレーションに対して充分に強い金
属配線となる。また、第２のＭまたは４合金膜を高融点
金属上に堆積させた時、該高融点金属が第２のＡｌまた
はＡｌ合金膜中に拡散するので、該第２のＭまたは４合
金膜は高融点金属を含んだ合金となる。これにより、第
２のＭまたは４合金膜はよりストレスマイグレーション
に対して強い層となり、よりストレスマイグレーション
に強い金属配線が得られる。(Function) In the above method, the upper second M or 4 alloy film is deposited on the high melting point metal, and therefore the second M or 4 alloy film is deposited on the high melting point metal.
Alternatively, the crystal grain size of the 4 alloy film becomes sufficiently small. Therefore, the metal wiring becomes sufficiently strong against stress migration. Furthermore, when the second M or 4 alloy film is deposited on the high melting point metal, the high melting point metal diffuses into the second Al or Al alloy film, so the second M or 4 alloy film is It becomes an alloy containing a high melting point metal. Thereby, the second M or 4 alloy film becomes a layer that is more resistant to stress migration, and a metal wiring that is more resistant to stress migration is obtained.
一方、高融点金属と下層の第１のＡｌまたはＡｌ合金膜
間には第２層の高融点金属の窒化物または硼化物が介在
されているので、第１のＭまたは４合金膜に対する高融
点金属の拡散は防止される。On the other hand, since the second layer of high melting point metal nitride or boride is interposed between the high melting point metal and the lower first Al or Al alloy film, it has a high melting point relative to the first M or 4 alloy film. Metal diffusion is prevented.
ＪＶまたは４合金膜に高融点金属が拡散されると、上記
のようにストレスマイグレーションに対しては強くなる
が、エレクトロマイグレーションに対しては弱くなる。When a high melting point metal is diffused into the JV or 4 alloy film, it becomes strong against stress migration as described above, but becomes weak against electromigration.
又高融点金属が拡散すると４合金膜の電気抵抗が増加す
る。この発明では、下層の第１のＭまたは４合金膜に対
しては、高融点金属の窒化物または硼化物で高融点金属
の拡散を防止して、エレクトロマイグレーションに対し
て弱くなることを防止し、配線全体のエレクトロマイグ
レーション耐性を、この第１のＭまたは４合金膜で確保
する。さらに配線の電気抵抗の増加を少なくすることが
できる。Furthermore, when the high melting point metal diffuses, the electrical resistance of the 4 alloy film increases. In this invention, the lower first M or 4 alloy film is prevented from becoming susceptible to electromigration by using nitride or boride of the refractory metal to prevent diffusion of the refractory metal. The electromigration resistance of the entire wiring is ensured by this first M or 4 alloy film. Furthermore, the increase in electrical resistance of the wiring can be reduced.
なお、高融点金属上でＭまたは４合金膜の結晶粒径が充
分に小さくなる理由や、高融点金属の拡散によりＭまた
は４合金膜のストレスマイグレーション耐性が向上する
理由は詳細には解明されていないが、実験により確認さ
れている。It should be noted that the reasons why the crystal grain size of the M or 4 alloy film becomes sufficiently small on the high melting point metal and why the stress migration resistance of the M or 4 alloy film improves due to the diffusion of the high melting point metal have not been elucidated in detail. No, but it has been confirmed by experiment.
（実施例） 以下この発明の一実施例を第１図を参照して説明する。(Example) An embodiment of the present invention will be described below with reference to FIG.
第１図（ａ）において、１はシリコン基板、２はその表
面に形成された絶縁膜であり、まずこの絶縁！２上に第
１のＮ−Ｓｉ１％合金膜３を４００ｎｍの厚さにスパッ
タ法で形成する。In FIG. 1(a), 1 is a silicon substrate, 2 is an insulating film formed on its surface, and first of all, this insulation! A first N-Si 1% alloy film 3 is formed on 2 to a thickness of 400 nm by sputtering.
次に、その第１のｋｌ−Ｓｉ１％合金膜３上に、窒素雰
囲気中においてスパッタを行う反応性スパッタにより高
融点金属の窒化物として第ＬＩＤ（ｂｌに示すようにジ
ルコニウム窒化膜４を１００ｎ−の厚さに堆積させる。Next, on the first kl-Si 1% alloy film 3, a zirconium nitride film 4 with a thickness of 100n-1 as a refractory metal nitride (as shown in bl) is deposited by reactive sputtering in a nitrogen atmosphere. Deposit to a thickness of .
さらにそのジルコニウム窒化Ｍ４上に高融点金属として
ジルコニウム５をスパッタ法によりＩｏｎ−の厚さに堆
積させる。さらにそのジルコニウム５上に第２のＡｆ−
Ｓｉ１％合金膜６をスパッタ法により厚さ４００ｎｍに
堆積させる。Furthermore, zirconium 5 as a high melting point metal is deposited on the zirconium nitride M4 to a thickness of Ion- by sputtering. Furthermore, a second Af-
A 1% Si alloy film 6 is deposited to a thickness of 400 nm by sputtering.
しかる後、第２のＡｆ−Ｓｉ１％合金膜６上に通常のホ
トリソ法で図示しないレジストパターンを形成し、それ
をマスクとして塩素ガスを用いた反応性エツチングによ
り第２のＡｆ−Ｓｉ１％合金膜６゜ジルコニウム５．ジ
ルコニウム窒化膜４．第１のＡｆ−Ｓｉ１％膜３を順次
エツチングすることにより、それらの残存部からなる４
層構造の金属配線７を第１図（Ｃ）に示すように完成さ
せる。Thereafter, a resist pattern (not shown) is formed on the second Af-Si 1% alloy film 6 by ordinary photolithography, and using this as a mask, reactive etching is performed using chlorine gas to form the second Af-Si 1% alloy film. 6° Zirconium 5. Zirconium nitride film 4. By sequentially etching the first Af-Si 1% film 3, the remaining portions are etched.
The layered metal wiring 7 is completed as shown in FIG. 1(C).
この金属配＄Ｉ７によれば、高融点金属であるジルコニ
ウム５上に第２のＡｊＳｉ１％合金膜６を形成したので
、この第２のＡｆ−Ｓｉ１％合金膜６の結晶粒径が充分
に小さくなり、したがって、ストレスマイグレーション
に対して充分に強い金属配線となる。第２のＡＺＳｉ１
％合金膜６をスパッタ法により堆積するときの基板温度
は通常２００ ”Ｃ程度であるが、室温程度にすれば結
晶粒径はより小さくなる。また、第２のＡｆ−Ｓｉ１％
合金膜６中にジルコニウム５が拡散し、よりストレスマ
イグレーションに対して強いＡｆ−ｓ＋合金膜となるの
で、よりストレスマイグレーションに強い金属配線とな
る。According to this metal arrangement $I7, since the second AjSi 1% alloy film 6 is formed on the high melting point metal zirconium 5, the crystal grain size of this second Af-Si 1% alloy film 6 is sufficiently small. Therefore, the metal wiring becomes sufficiently strong against stress migration. Second AZSi1
The substrate temperature when depositing the 1% alloy film 6 by sputtering is usually about 200"C, but if the temperature is about room temperature, the crystal grain size becomes smaller.
Zirconium 5 diffuses into the alloy film 6, forming an Af-s+ alloy film that is more resistant to stress migration, resulting in a metal wiring that is more resistant to stress migration.
第２図は、従来方法で形成された金属配線とこの発明の
一実施例で形成された金属配線とのストレスマイグレー
ション寿命試験結果を示す。配線形成後、２００°Ｃで
２０００時間放置すると、従来の方法の配線は３０％が
不良となったが、この発明の一実施例によれば不良は皆
無であった。このように、この発明の一実施例によれば
、ストレスマイグレーションに対して格段に強い配線を
形成できた。FIG. 2 shows the stress migration life test results of metal wiring formed by a conventional method and metal wiring formed by an embodiment of the present invention. After wiring was formed and left at 200° C. for 2000 hours, 30% of the wiring produced by the conventional method became defective, but according to an embodiment of the present invention, there were no defects. As described above, according to one embodiment of the present invention, it was possible to form a wiring that is extremely resistant to stress migration.
なお、Ｍ膜またはＡＩ −Ｓ ｉ合金膜に高融点金属が
拡散すると、エレクトロマイグレーションに対しては弱
くなるが、上記一実施例の金属配線によれば、ジルコニ
ウム窒化膜４によって第１のＡｌ−５ｉ１％合金膜３に
対するジルコニウムの拡散が防止されるので、エレクト
ロマイグレーション耐性としては、第１のＡｌ−３ｉ１
％合金膜３により配線全体として充分に大きく確保され
る。Note that when a high melting point metal is diffused into the M film or the AI-Si alloy film, it becomes weak against electromigration, but according to the metal wiring of the above embodiment, the zirconium nitride film 4 causes the first Al- Since the diffusion of zirconium into the 5i1% alloy film 3 is prevented, the first Al-3i1 has better electromigration resistance.
% alloy film 3 ensures a sufficiently large wiring as a whole.
なお、上記一実施例では高融点金属としてジルコニウム
を使用したが、チタンやハフニウムなども使用できる。Although zirconium was used as the high melting point metal in the above embodiment, titanium, hafnium, etc. can also be used.
また、拡散防止膜として高融点金属の窒化物を使用した
が、高融点金属の硼化物を使用することもできる。さら
に配線金属としては１００％Ｍ膜を使用することもでき
る。Moreover, although nitride of a high melting point metal is used as the diffusion prevention film, a boride of a high melting point metal can also be used. Furthermore, a 100% M film can also be used as the wiring metal.
（発明の効果）
以上詳述したようにこの発明によれば、高融点金属上に
第２のＡＩまたはＭ合金膜を形成したので、ストレスマ
イグレーションに対して充分に強い金属配線を形成でき
る。また、高融点金属と第１のＭまはＭ合金膜間には高
融点金属の窒化物または硼化物を介在させて、第１のＡ
ｌまたはＡｌ合金膜に対する高融点金属の拡散を防止し
たので、この第１のＡｌまたはＡｌ合金膜のエレクトロ
マイグレーション耐性により、配線全体として、従来の
配線と同程度のエレクトロマイグレーション耐性を確保
することができる。(Effects of the Invention) As described in detail above, according to the present invention, since the second AI or M alloy film is formed on the high melting point metal, a metal wiring that is sufficiently strong against stress migration can be formed. Further, a nitride or boride of a high melting point metal is interposed between the high melting point metal and the first M or M alloy film, and the first A
Since the diffusion of the refractory metal into the first Al or Al alloy film is prevented, the electromigration resistance of the first Al or Al alloy film makes it possible to ensure the same level of electromigration resistance as the conventional wiring for the entire wiring. can.
第１図はこの発明の半導体素子の製造方法の一実施例を
示す工程断面回、第２図は従来の方法とこの発明の一実
施例の方法とにより形成された配線のストレスマイグレ
ーション寿命試験結果を示す特性図である。
１・・・シリコン基板、３・・・第１の／ｄ−５ｉ１％
合金膜、４・・・ジルコニウム窒化膜、５・・・ジルコ
ニウム、６・・・第２の１ｌ−５ｉ１％合金膜、７・・
・金属配線。
Ｊ第１のＡｌ−５１１５≦合舎噴
本発明の一実施例
第１図FIG. 1 shows a process cross-section showing an embodiment of the semiconductor device manufacturing method of the present invention, and FIG. 2 shows stress migration life test results of wiring formed by the conventional method and the method of the embodiment of the present invention. FIG. 1... Silicon substrate, 3... First /d-5i1%
Alloy film, 4... Zirconium nitride film, 5... Zirconium, 6... Second 1l-5i 1% alloy film, 7...
・Metal wiring. J-1st Al-5115≦Gaishafu An embodiment of the present invention Fig. 1
Claims (1)
金膜、第２層として高融点金属の窒化物または硼化物、
第３層として高融点金属、第４層として第２のＡｌまた
はＡｌ合金膜を順次堆積させ、それら４層をパターニン
グすることにより金属配線を形成するようにした半導体
素子の製造方法。A first Al or Al alloy film as a first layer on a semiconductor substrate, a high melting point metal nitride or boride as a second layer,
A method for manufacturing a semiconductor device, in which metal wiring is formed by sequentially depositing a high melting point metal as a third layer and a second Al or Al alloy film as a fourth layer, and patterning these four layers.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29889690A JPH04171825A (en) | 1990-11-06 | 1990-11-06 | Manufacture of semiconductor element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29889690A JPH04171825A (en) | 1990-11-06 | 1990-11-06 | Manufacture of semiconductor element |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04171825A true JPH04171825A (en) | 1992-06-19 |
Family
ID=17865561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29889690A Pending JPH04171825A (en) | 1990-11-06 | 1990-11-06 | Manufacture of semiconductor element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04171825A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023005677A1 (en) * | 2021-07-26 | 2023-02-02 | 北京北方华创微电子装备有限公司 | Physical vapor deposition method for preparing metal thin film |
-
1990
- 1990-11-06 JP JP29889690A patent/JPH04171825A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023005677A1 (en) * | 2021-07-26 | 2023-02-02 | 北京北方华创微电子装备有限公司 | Physical vapor deposition method for preparing metal thin film |
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