JPH04170817A - 半導体論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、特に高速、高性能な負荷駆動能力を必要とす
る場合に好適な半導体論理回路に関する。

［従来の技術］ 従来技術としては、例えば第５図のようなエミッタ結合
論理回路（以下、単にＥＣＬと称す）がある。二の回路
は、トランジスタ素子と抵抗素子からなる電流切り換え
型の論理部５０１と、エミッタフオコア型の負荷駆動部
５０２とからなる。

この回路では、負荷の充電はプルアップ用のトランジス
タ５０３、放電はプルダウン用の抵抗５０４によって行
なう。

また、他の従来例としては、特開昭６１−１９８８１７
号に示されているようなり１−ＣＭＯＳ回路がある。こ
の回路は第６図に示すように、電界効果型トランジスタ
（以下ＦＥＴという）からなるＣＭＯ３型の論理部６０
１と、バイポーラトランジスタ６０４．６０５からなる
負荷駆動部６０２と、トランジスタ６０５に信号を伝達
する信号伝達部６０３とからなる。６０３は、互いに逆
相の信号が与えられるＦＥＴ６０６と６０７からなる。

この回路では、入力信号がローレベルになるとＦＥＴ６
０６が非導通（ＯＦＦ）、ＦＥＴ６０７は導通（ＯＮ）
となる。これによってトランジスタ６０５はＯＦＦとな
り、トランジスタ６０４によって負荷の電荷の充電が行
われる。また、入力信号がハイレベルになるとＦＥＴ６
０６がＯＮ、ＦＥＴ６０７はＯＦＦとなる。これによっ
てトランジスタ６０５がＯＮとなり、負荷の電荷の放電
が行われる。

［発明が解決しようとする課題］ 第５図に示した第１の従来技術では、負荷の放電が抵抗
素子５０４によって行なわれるため、負荷容量が大きく
なると遅延時間が著しく増大する。

この遅延時間を短縮するには抵抗素子５０４の抵抗値を
小さくする必要があり、これにともなって回路の消費電
力が増加してしまうという問題点があった。

第６図に示した第２の従来技術では、負荷の放電はトラ
ンジスタ６０５によって行なわれるため、負荷容量の増
加に対する遅延時間の増加は少ない。

しかし、信号伝達部６０３のＦＥＴが入力信号の切り替
わりによって○Ｎ１０　Ｆ　Ｆを繰り返す構成となって
いるため、その動作に必要な時間で回路の遅延時間が増
加してしまう。さらに、そのＦＥＴの０Ｎ１０ＦＦに要
する時間は素子特性の変動によってばらついてしまうの
で、高速性が要求される論理回路への適用は困難である
という問題があった。

本発明の目的は、素子特性が変動しても遅延時間の変動
が少なく、かつ高速、低消費電力の論理回路を提供する
ことにある。

［問題点を解決するための手段］ 上記の目的を達成するための本発明の半導体論理回路は
、例えば第１図のように、論理部と、信号伝達部と、負
荷駆動部と、からなる半導体論理回路において、上記信
号伝達部が、論理部からの信号のレベルを変えて負荷駆
動部に信号を伝達する第１の電界効果型トランジスタを
含む信号伝達手段と、素子特性の変動を補償する第２の
電界効果型トランジスタを含む補償手段とを備え、かつ
両電界効果型トランジスタは相互コンダクタンス係数を
同じくするとともに、電源の一方または負荷駆動部の出
力と電源の他方との間で相互に直列構成を有し、さらに
、第２の電界効果型トランジスタはそのゲートに基準電
圧を与えるものであることを特徴とする。

すなわち、信号伝達部のＦＥＴが常にＯＮであるような
構成を採ると同時に、ＦＥＴの素子特性を補償する素子
を追加し、しきい値電圧等の変化に応じて信号伝達回路
に流す電流を変化させ、負荷駆動部へ伝達する信号のレ
ベルを補償するものである。

ここで上記第１の電界効果型トランジスタは、ゲートを
論理部に接続し、ドレインを接地電位または負荷駆動部
の出力に接続し、ソースを負荷駆動部の入力の一つに接
続し、上記第２の電界効果型トランジスタは、ゲートに
基準電圧を与え、ドレインを第１の電界効果型トランジ
スタと負荷駆動部の入力との上記接続点に接続し、ソー
スを電源に接続するようにするのが好ましい。

また上記相互コンダクタンス係数を同じくする第１およ
び第２の電界効果型トランジスタは、それぞれのゲート
長およびゲート幅を相互に同じくすればよい。

さらに上記負荷駆動部は、ｎｐｎ　トランジスタからな
るプッシュプル回路とすることができる。

あるいは上記負荷駆動部は、第３図のように、ｎｐｎト
ランジスタとｐｎｐトランジスタからなるプッシュプル
回路とすることもできる。

その場合に、上記基準電圧は、電源電圧に対して一定の
電圧差を有する電圧とすればよい。

ここで上記論理回路の論理部は、バイポーラトランジス
タもしくは電界効果型トランジスタからなる電流切り換
え型論理回路とすることができる。

さらにあるいは上記負荷駆動部が、ｎｐｎトランジスタ
からなるプッシュプル回路であるとき、第４図のように
、上記論理回路の論理部は、バイポーラトランジスタも
しくは電界効果型トランジスタからなる非しきい値型論
理回路とすることができる。

［作　用コ 上記信号伝達用のＦＥＴと補償用のＦＥＴを負荷駆動部
の出力と電源との間で直列にすることは、これらのＦＥ
Ｔに常に同じ電流を流すものであり、さらに両ＦＥＴの
相互コンダクタンス係数を同じくすることと、補償用Ｆ
ＥＴのゲート電極に基準電圧を与えることにより、また
両ＦＥＴが近接して設けられることに伴い両ＦＥＴのし
きい値がほぼ同じになることによって、後述で詳述する
ように、しきい値電圧等ＦＥＴの素子特性が変化した場
合に信号伝達部に流す電流を変化させ、負荷駆動用のト
ランジスタに与える電圧を素子特性の変動に関係なく任
意の特定の値に制御することが可能になる。このことが
、遅延時間のばらつきの小さい高速な回路を実現するこ
とを可能にし、しがもトランジスタで負荷駆動している
ので高速、低消費電力化も達成される。

［実施例コ 以下本発明の実施例を図面を参考にしながら説明する。

第１図に第１の実施例を示す。これは、ＥＣＬ回路に本
発明を適用した例である。１０１は入力信号の論理をと
る電流切り替え型の論理部であし八１０２は出力点に接
続された負荷を駆動する負荷駆動部である。１０３は、
論理部１０１の信号のレベルを変えて負荷駆動部１０２
に伝達する信号伝達部である。負荷駆動部１０２はｎｐ
ｎ　トランジスタからなるプッシュプル回路であり、論
理部１０１からの信号を受は出力信号の立上り時に負荷
に電荷を供給するプルアップ用トランジスタｌ○４と、
信号伝達部からの信号を受は出力信号の立ち下がり時に
負荷の電荷を放電するプルダウン用トランジスタ１０５
とからなっている。信号伝達回路１０３は、ゲートが論
理部１０１に、ドレインが負荷駆動部１０２の出力点に
、ソースがプルダウン用トランジスタ１０５のベースに
接続された信号伝達用のＦＥＴ１０６と、ゲートが制御
電圧■５に、ドレインがトランジスタ１０５のベースと
ＦＥＴ１０６のソースとの接続点に、ソースが１！源Ｖ
ＴＴに接続された補償用ＦＥＴ１０７からなる。

以下にこの回路の動作について説明する。本回路では、
トランジスタ１０４とＦＥＴ１０６とには逆相の信号を
与え、かつＦＥＴ１０７のゲートに制御電圧Ｖｂを与え
て、信号伝達部１０３に補償のための電流Ｉｍｓが常に
流れる構成を採る。この電流Ｉ嚢ｓは、負荷駆動部１０
２を流れる電流ＴＥＦに比べて十分少なくてよい。ＦＥ
Ｔ１０６．１０７が飽和状態で動作している場合、それ
ぞれのゲート・ソース間電圧をＶ　ｔｓ、、Ｖ　ｇ　ｓ
　ｘ、相互コンダクタンス係数をβ１、β□、しきい値
電圧をＶｔｈ、、Ｖｔｈ、トすルト、トランジスタ１ｏ
５のベース電流を無視した場合、信号伝達部１０３を流
れる電流をＪｇｓは、 Ｉ＊ｓ＝β、　（Ｖｇｓ、−Ｖｔｈｅ）’　　　”’　
（１）＝βＭ　（ｖｇｓ、　　Ｖｔｈ、）′　　　・・
・（２）従って、 Ｖｉ５．−Ｖｔｈ、　＝ＦＵ７「（Ｖｇｓ、−Ｖｔｈｅ
）　−（３）一般に、半導体の製造ばらつき等によって
しきい値電圧Ｖ　ｔｈ、、Ｖｔｈ、が変動する場合にお
いても、ＦＥＴ１０６と１０７を一つの半導体チップ上
に近接して設けることによって、２ＦＥＴ間のしきい値
の差を無視できる程度に小さくすることかできるので、 Ｖ　＝ｈ、　＝　Ｖい、　　　　　　　　・・・（４）
（３）、（４）式から、本回路がＦＥＴのしきい値Ｖ　
＝ｈ、　（＃　Ｖ　ｔｈ、　）の変動を補償するために
は、ＦＥＴ１０６．１０７において、 β１＝β２　　　　　　　　　　　・・　（５）が成り
立てばよい。

この条件が満たされる場合に、本信号伝達部の出力レベ
ルＶＬＳは以下のようになる。論理部１０１（７）論理
振幅をＶａ、ＦＥＴ１０７に与える基準電圧をＶｂ、負
荷駆動部１０２、信号伝達部１０３のの電源電圧をＶＴ
Ｔとすると、Ｖｉ、ｓ＝　　Ｖａ　　Ｖｚｓ、　　　　
　　　−（６）ＶＴＴ＝　Ｖｂ　　Ｖｔｓ、　　　　　
　　−（７）ここで、（３）、（４）、（５）式から、
Ｖ　ｚｓ、　＝　Ｖ　Ｉｓ、　　　　　　　　　　＋・
＋　（８）が成り立つので、（６）、（７）、（８）式
から、Ｖｔ、ｓ＝　ＶＴＴ　　Ｖａ−Ｖｂ　　　　　　
　　−（９）つまり、本回路でβ１＝β、が成り立つと
き、（９）式から、ＶＬｓは電源電圧ＶＴＴ、論理振幅
Ｖａ、基準電圧Ｖｂによってのみ決まる。言い替えれば
本回路構成を採ることによって、信号伝達部の出力ＶＬ
Ｓは、ＦＥＴ１０６．１０７のしきい値電圧Ｖ　ｔ　ｈ
　１、Ｖｔｈ、の変動には影響されないといえる。

また、第１図の回路構成では、基準電圧として与えるべ
き電圧Ｖｂは以下のようになる。負荷駆動部が第１図の
ようにｎｐｎ　トランジスタから成る場合、トランジス
タ１０４．１０５のペースエミッタ間電圧をＶ　ｂ　ｅ
　＋、Ｖ　ｂ　ｅ　、とすると、信号伝達部の出力ＶＬ
Ｓは、 Ｖｔ、ｓ＝　ＶＴＴ＋　Ｖｂｅ、　　　　　　　　−（
１０）である。基準電圧Ｖ、は、（９）　、　（１０）
式から、Ｖｂ＝　　Ｖａ　　Ｖｂｅ、　　　　　　　・
・・（１１）ここで、信号伝達部に流れる電流Ｉｌｌは
負荷駆動部に流れる電流ＩＥＦより十分小さいので、ト
ランジスタ１０４．１０５に流れる電流はほぼ等しいと
すると、 Ｖ　ｂ　ｅ　１＝Ｖ　ｈ　ｅ　ｇ　　　　　　　　　　
・・・（１２）（１１）　、（１２）式から、 Ｖｂ＝　　Ｖａ　　Ｖｂｅ、　＝　Ｖｏｗ　　　　　−
（１３）ＶＯｇは、本論理回路の論理出力ローレベルと
等しい。このことから、第１図のような構成を採る場合
には、基準電圧として論理ローレベルの電圧と同電圧を
与えればよい。またこの値は、（１３）式から、電源電
圧に対してしきい値によらない一定電圧差を有する電圧
であるということができる。

以上述べたことから例えば、ＦＥＴ１０６と１０７に、
ゲート長、ゲート幅がそれぞれ等しいＦＥＴを用いるこ
とによって、回路動作がしきい値電圧の変化に依存しな
い論理回路が可能となる。

言い替えれば、しきい値電圧がウェハーごと、チップご
とに異なる場合においても、本回路を用いることによっ
て常にほぼ一定の回路特性をもつウェハ、チップを得る
ことができる。また、実使用状態で回路の周辺温度が変
化してしきい値電圧が変動する場合においても同様に、
安定に動作する回路を得ることが可能である。

本説明においては式を単純化するために、トランジスタ
１０５のベース電流や、信号伝達回路を流れる電流の影
響を無視したが、前記ＦＥＴの相互コンダクタンス係数
β１、β、の比を適当な値に選ぶことによって、それら
の影響をキャンセルすることは可能である。

また本回路においては、出力がローレベルのときにＦＥ
Ｔ１０６が非飽和動作する構成を採ることが可能である
。出力信号の立ち下がり時にはＦＥＴ１０６を飽和で動
作させトランジスタ１０５に過渡的に多くの電流を流し
、かつローレベル時にはＦＥＴ１０６を非飽和としトラ
ンジスタ１゜５に流れる電流を制限する。これによって
、立ち下がり時の高速性を損なうことなく消費電力を低
減することが可能となる。

第２図は、第１図の本発明の遅延時間（実線）の負荷容
量依存性を、第５図の従来のＥＣＬ回路の遅延時間（破
線）と比較して示したものである。

ｔ□□は出力立ち下がり時の遅延時間、Ｔ−ｐ、ｒは出
力立上り時の遅延時間である。このように、本回路を用
いることによって、特に出力立ち下がり時の遅延時間の
改善が期待できる。

第３図は、本発明の第２の実施例である。これは、負荷
駆動部にｎｐｎトランジスタとｐｎｐトランジスタから
なるプッシュプル回路を用いる論理回路に、本発明を適
用した場合の一例である。

本回路では、トランジスタ３０４とＦＥＴ３０６には同
相の信号を与え、かつ負荷を放電するトランジスタ３０
５にｐｎｐトランジスタを用いる。

本回路においても、ＦＥＴ３０６と３０７の相互コンダ
クタンスβ１、Ｉ３を（５）式のようにβ、＝β８とす
ることによって、しきい値電圧の変動の影響のない回路
を構成することが、上記説明と同様に可能である。この
場合にも、信号伝達回路の出力レベルｖＬＳについて、
第１図で説明したのと同様に（６）〜（９）式が成立ち
、ＶＬ、Ｓ＝　ＶＴＴ　　Ｖａ　　Ｖｂ　　　　　　−
（９）つまり、本回路の場合にもＶｔ、ｓは電源電圧Ｖ
ＴＴ、論理振幅Ｖａ、基準電圧Ｖｂによってのみ決まり
、ＦＥＴ３０６．３０７のしきい値電圧Ｖ　（ｈ、、Ｖ
ｔ□の変動には影響されないといえる。この場合に、補
償用のＦＥＴ３０７に与えるべき制御電圧Ｖｂの値は、
トランジスタ３０４．３０５のベースエミッタ間電圧を
Ｖ　ｂ６　、、Ｖ　、、６　、とすると、Ｖｉ、ｓ＝　
　　Ｖａ　　　Ｖ、、ｅ、　　　　Ｖ−ｅ、　　　　　
　　　　−（１４）従って（９）、（Ｉ４）式から、 Ｖ　ｂ　＝　Ｖ　ＴＴ　＋　Ｖ　ｂｅ、　＋　Ｖ　ｂｅ
、　　　　　・・−（１５）（１５）式から、本構成に
おいても基準電圧として、電源電圧に対してしきい値に
よらない一定電圧差を有する電圧を与えることによって
回路動作がしきい値電圧の変化に依存しない論理回路が
可能になる。

さらに本構成では、（Ｖｂ　　ＶＴＴ）が一定となるよ
うに基準電圧ｖｂを与えることによって、電源電圧ＶＴ
Ｔが変動してもトランジスタ３０４．３０５のペースエ
ミッタ間電圧Ｖｂｅ、、Ｖ　ｂｅ、の和は変化せず、負
荷駆動部３０２に流れる電流をほぼ一定とすることがで
きる。言い替えれば、第３図のような回路構成を用い、
かつ基準電圧Ｖｂが電源電圧ＶＴＴの変動に追従する構
成とすることによって、ＦＥＴのしきい値電圧の変動の
みならず、電源電圧の変動に対しても回路特性の変動の
少ない回路を構成することが可能になるといえる。

第４図は、本発明の第３の実施例である。これは、非し
きい値型論理回路（ＮＴＬ）に本発明を適用した場合の
一例である。ＮＴＬ回路は、一般にＥＣＬ回路より高速
であり、本回路を適用することによって高速かつ高負荷
駆動能力の回路を実現できる。本回路では、ＮＴＬ回路
の論理部の入力トランジスタのコレクタ側から負荷駆動
部のトランジスタ４０４の入力を得て、エミッタ側から
の信号を信号伝達回路のＦＥＴ４０６の入力とする構成
を採る。本回路においても、ＦＥＴ４０６．４０７の相
互コンダクタンス係数β１、β、を（５）式のようにβ
１＝β、とすることによって、しきい値電圧の変動の影
響のない回路を構成することが、上記説明と同様に可能
である。この場合、信号伝達回路の出力レベルｖＬｓは
、論理部の電源電圧をＶＥＥ、信号伝達部と負荷駆動部
の電源電圧をＶＴＴ、ＦＥＴ４０６．４０７のゲート、
ソース間電圧をそれぞれＶ　ｉｓ、、ｖ　ｉｓ、、ＦＥ
Ｔ４０６のゲートに入力される信号の振幅をＶｃとする
と、ＶＬＳ＝　ＶＥＥ＋　ＶＣ−Ｖｇｓ＋　　　　　＋
＋＋　（１６）ＶＴＴ＝　Ｖｂ　−Ｖｇｓ、　　　　　
　　　−（７）この場合にも第１図と同様に、 Ｖ−ｓ、　＝　Ｖｘｓ、　　　　　　　　　　・＝　（
８）が成り立つので、ＶＬＳは、 ＶＬｓ＝ＶＥＥ＋ＶＴＴ＋ＶＣＶｂ　　−（１７）とな
り、本構成の場合にも信号伝達回路の出力ＶＬｓはＦＥ
Ｔ４０６．４０７のしきい値電圧Ｖ　ｔｈ、、Ｖｔｈ＋
の変動に依存しないといえる。

第４図の構成の場合、基準電圧として与えるべき電圧Ｖ
ｂは、以下のようになる。負荷駆動部のトランジスタ４
０５のペースエミッタ間電圧をＶｂｅ＋とすると、 ＶＬＳ＝　ＶＴＴ＋Ｖｂｅ、　　　　　　　　・・・（
１８）（１７）、（１８）式から、 Ｖ、：　ＶＥＥ＋　ＶＣＶｂｅ、　　　　　−（１９）
（１９）式から、本構成においても、基準電圧として、
電源電圧に対してしきい値によらない一定電圧差の電圧
を与えることによって、回路動作がしきい値電圧の変化
に依存しない論理回路か可能となる。

以上の説明では、論理部としてバイポーラトランジスタ
を用いた電流切り換え型回路および非しきい値型論理回
路についてのみ述べたが、論理部のバイポーラトランジ
スタの代わりにＦＥＴを用いた構成を採る場合について
も、信号伝達部および負荷駆動部に上記の回路を適用し
、しきい値電圧の影響の少ない回路構成を実現すること
は容易に可能である。

［発明の効果コ 以上説明したように本発明によれば、素子特性の変動を
伴う場合でも遅延時間の変動が少なく安定に、かつ高速
、低消費電力で動作する半導体論理回路を構成すること
が可能になる。

【図面の簡単な説明】

第１図は、本発明の第１の実施例を示す図、第２図は本
発明の回路の遅延時間と従来のＥＣＬ回路の遅延時間を
表した図、第３図、第４図は、それぞれ第２、第３の実
施例を示す図、第５図、第６図は従来例を示す図である
。 〔符号の説明ｊ １０１・・・電流切り替え型の論理部、■０２・・・ｎ
ｐｎ　トランジスタからなる負荷駆動部、１０３・・Ｆ
ＥＴから構成される信号伝達部、１０４・・・負荷を充
電するためのトランジスタ、１０５・・・負荷を放電す
るためのトランジスタ、１０６・・・信号伝達用の第１
のＦＥＴ、１０７・・・素子特性補償用の第２のＦＥＴ
、３０１・・・論理部、 ３０２・・−ｎｐｎトランジスタとｐｎｐ　トランジス
タからなる負荷駆動部、 ３０３・・・信号伝達部、 ３０４・・・負荷を充電するｎｐｎトランジスタ、３０
５・・・負荷を放電するｐｎｐ　トランジスタ、３０６
・・・信号伝達用の第１のＦＥＴ、３０７・・・素子特
性補償用の第２のＦＥＴ、４０１・・・非しきい鎧型の
論理部、 ４０２・・・負荷駆動部、４０３・・・信号伝達部、４
０４・・・負荷を充電するトランジスタ、４０５・・・
負荷を放電するトランジスタ、４０６・・・信号伝達用
の第１のＦＥＴ、４０７・・・素子特性補償用の第２の
ＦＥＴ、５０１・・・論理部、 ５０２・・・エミッタフォロア型の負荷駆動部、５０３
・・・負荷を充電するトランジスタ、５０４・・・負荷
を放電する抵抗素子、６０１・・・ＣＭＯ３回路型の論
理部、６０２・・・負荷駆動部、６０３・・・信号伝達
部、６０４・・・負荷を充電するトランジスタ、６０５
・・・負荷を放電するトランジスタ、６０６．６０７・
・・信号伝達用のＦＥＴ、。 Ｖ　ｂ　ｂ　、　Ｖ　ｃ　ｓ　、　Ｖ　ｂ・・・基準電
圧、ＶＥＥ、ＶＴＴ・・・電源、

Claims (1)

1. 【特許請求の範囲】 １、入力信号によって論理演算を行う論理部と、該論理
   部の信号を得て負荷駆動部に信号を伝える信号伝達部と
   、該信号伝達部および上記論理部の信号を得て負荷を駆
   動する負荷駆動部とからなる半導体論理回路において、
   上記信号伝達部が、論理部からの信号のレベルを変えて
   負荷駆動部に信号を伝達する第１の電界効果型トランジ
   スタを含む信号伝達手段と、素子特性の変動を補償する
   第２の電界効果型トランジスタを含む補償手段とを備え
   、かつ両電界効果型トランジスタは相互コンダクタンス
   係数を同じくするとともに、電源の一方または負荷駆動
   部の出力と電源の他方との間で相互に直列構成を有し、
   さらに、第２の電界効果型トランジスタはそのゲートに
   基準電圧を与えるものであることを特徴とする半導体論
   理回路。 ２、上記第１の電界効果型トランジスタは、ゲートを論
   理部に接続し、ドレインを接地電位または負荷駆動部の
   出力に接続し、ソースを負荷駆動部の入力の一つに接続
   するものであり、上記第２の電界効果型トランジスタは
   、ゲートに基準電圧を与え、ドレインを第１の電界効果
   型トランジスタと負荷駆動部の入力との上記接続点に接
   続し、ソースを電源に接続するものであることを特徴と
   する請求項１記載の半導体論理回路。 ３、上記相互コンダクタンス係数を同じくする第１およ
   び第２の電界効果型トランジスタは、それぞれのゲート
   長およびゲート幅を相互に同じくするものであることを
   特徴とする請求項１または請求項２記載の半導体論理回
   路。 ４、上記負荷駆動部が、ｎｐｎトランジスタからなるプ
   ッシュプル回路であることを特徴とする請求項１乃至請
   求項３の何れかに記載の半導体論理回路。 ５、上記負荷駆動部が、ｎｐｎトランジスタとｐｎｐト
   ランジスタからなるプッシュプル回路であることを特徴
   とする請求項１乃至請求項３の何れかに記載の半導体論
   理回路。 ６、上記基準電圧は、電源電圧に対して一定の電圧差を
   有する電圧であることを特徴とする請求項４または請求
   項５記載の半導体論理回路。 ７、上記論理回路の論理部が、バイポーラトランジスタ
   もしくは電界効果型トランジスタからなる電流切り換え
   型論理回路であることを特徴とする請求項１乃至請求項
   ６の何れかに記載の半導体論理回路。 ８、上記論理回路の論理部が、バイポーラトランジスタ
   もしくは電界効果型トランジスタからなる非しきい値型
   論理回路であることを特徴とする請求項１乃至請求項４
   または請求項６の何れかに記載の半導体論理回路。