JPH0416751B2 - - Google Patents
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- Publication number
- JPH0416751B2 JPH0416751B2 JP56061794A JP6179481A JPH0416751B2 JP H0416751 B2 JPH0416751 B2 JP H0416751B2 JP 56061794 A JP56061794 A JP 56061794A JP 6179481 A JP6179481 A JP 6179481A JP H0416751 B2 JPH0416751 B2 JP H0416751B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- output
- frequency
- frequencies
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 5
- 238000001228 spectrum Methods 0.000 claims description 5
- 238000004364 calculation method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 101100524646 Toxoplasma gondii ROM6 gene Proteins 0.000 description 7
- 238000005070 sampling Methods 0.000 description 7
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 5
- 101150065817 ROM2 gene Proteins 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000004458 analytical method Methods 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 239000002131 composite material Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Electrophonic Musical Instruments (AREA)
Description
【発明の詳細な説明】
本発明は、スペクトラム分析装置に関し、特
に、スペクトラム分析装置のための試験信号を発
生する試験信号発生回路に関する。
に、スペクトラム分析装置のための試験信号を発
生する試験信号発生回路に関する。
従来、スペクトラム分析装置については、その
機能が正常に作動しているかどうかを試験するた
めに、分析帯域内の種々の周波数を持つ信号を発
生させ、分析結果を表示させることがある。更に
任意の間隔の周波数で振幅を一定の割合で増加あ
るいは減少させた試験信号を分析させて、結果が
周波数方向、振幅方向に対して正常なものである
か同時に調べる方法もある。
機能が正常に作動しているかどうかを試験するた
めに、分析帯域内の種々の周波数を持つ信号を発
生させ、分析結果を表示させることがある。更に
任意の間隔の周波数で振幅を一定の割合で増加あ
るいは減少させた試験信号を分析させて、結果が
周波数方向、振幅方向に対して正常なものである
か同時に調べる方法もある。
これらの試験信号を発生させるためには、所要
周波数と同じ数の安定した発振器及び加算するた
めの演算増幅器が必要となる。又、矩形波を試験
信号として用い、高調波信号を利用して等間隔の
周波数を発生する方法もあるが、それぞれの周波
数の振幅を調整することは困難である。
周波数と同じ数の安定した発振器及び加算するた
めの演算増幅器が必要となる。又、矩形波を試験
信号として用い、高調波信号を利用して等間隔の
周波数を発生する方法もあるが、それぞれの周波
数の振幅を調整することは困難である。
以上の様に、任意の間隔でたくさんの周波数信
号を発生させる試験信号発生回路は、規模が大き
くなつたり、間隔を任意に発生することが困難だ
つたりするという欠点があつた。
号を発生させる試験信号発生回路は、規模が大き
くなつたり、間隔を任意に発生することが困難だ
つたりするという欠点があつた。
本発明は従来の技術に内在する上記欠点を解消
する為になされたものであり、従つて本発明の目
的は、異なる多数の周波数の信号を任意の振幅レ
ベルで合成することを時分割法で実現することに
より、小規模で自由度の高い新規な試験信号発生
回路を提供することにある。
する為になされたものであり、従つて本発明の目
的は、異なる多数の周波数の信号を任意の振幅レ
ベルで合成することを時分割法で実現することに
より、小規模で自由度の高い新規な試験信号発生
回路を提供することにある。
本発明の上記目的は、一周期分の正弦波信号を
記憶する発信源となる第１のメモリと、このメモ
リから多数の周波数を発生させるためのアドレス
制御回路と、前記第１のメモリから発生する各周
波数の出力を任意の振幅に設定するための振幅設
定値を記憶した振幅値用第２のメモリと、この第
２のメモリの出力と前記第１のメモリの出力とを
乗算する乗算器と、前記各周波数信号を加算する
加算回路とを具備し、異なる多数の周波数の信号
をデイジタル的に時系列で合成することを特徴と
する試験信号発生回路、によつて達成される。
記憶する発信源となる第１のメモリと、このメモ
リから多数の周波数を発生させるためのアドレス
制御回路と、前記第１のメモリから発生する各周
波数の出力を任意の振幅に設定するための振幅設
定値を記憶した振幅値用第２のメモリと、この第
２のメモリの出力と前記第１のメモリの出力とを
乗算する乗算器と、前記各周波数信号を加算する
加算回路とを具備し、異なる多数の周波数の信号
をデイジタル的に時系列で合成することを特徴と
する試験信号発生回路、によつて達成される。
次に本発明をその良好な一実施例について図面
を参照して具体的に説明する。
を参照して具体的に説明する。
第１図は本発明による試験信号発生回路の実施
例を示すブロツク図である。作動を詳細に説明す
るために、発生する周波数をf0（基本周波数）、f1
（＝2f0）の２種類とし、それぞれの重み付けを
W0＝１，w1＝1/2として第２図、第３図、第４
図と合わせて説明する。第１図において、参照番
号１はカウンタを示し、該カウンタはサンプリン
グ周期t0の間に所用周波数の数をカウントするも
のであり、ここでは２周波を扱うので、サンプリ
ング周期t0の間に２つをカウントしている。
ROM２〜ラツチ回路５までは、ROM６に記憶
された正弦波を読み出すための制御を行うもので
ある。
例を示すブロツク図である。作動を詳細に説明す
るために、発生する周波数をf0（基本周波数）、f1
（＝2f0）の２種類とし、それぞれの重み付けを
W0＝１，w1＝1/2として第２図、第３図、第４
図と合わせて説明する。第１図において、参照番
号１はカウンタを示し、該カウンタはサンプリン
グ周期t0の間に所用周波数の数をカウントするも
のであり、ここでは２周波を扱うので、サンプリ
ング周期t0の間に２つをカウントしている。
ROM２〜ラツチ回路５までは、ROM６に記憶
された正弦波を読み出すための制御を行うもので
ある。
制御回路の詳述の前にROM６について説明す
る。ROM６には第２図−１に示す正弦波形が記
憶されており、サンプリング時間t0間隔でアドレ
スx0，x1，…xN-1と全ての点を繰返し読み出す
と、出力周波数は式(1)に示すようになる。
る。ROM６には第２図−１に示す正弦波形が記
憶されており、サンプリング時間t0間隔でアドレ
スx0，x1，…xN-1と全ての点を繰返し読み出す
と、出力周波数は式(1)に示すようになる。
f0＝１／Nt0（Hz） ……(1)
アドレスx0，x2，x4…xN-2と１個間引きして読
み出すと第２図−２のように出力周波数は式(2)に
示すようになる。
み出すと第２図−２のように出力周波数は式(2)に
示すようになる。
f1＝１／Ｎ／２×t0＝２／Nt0（Hz） ……(2)
つまり、間引きしない時の周波数を基本とし
て、間引き数を変えることによつて整数倍の周波
数（等間隔）の信号が出力される。
て、間引き数を変えることによつて整数倍の周波
数（等間隔）の信号が出力される。
従つて前述の制御回路は、周波数の種類によつ
て間引きをコントロールしながら、正弦波波形を
記憶したROM６の読み出しアドレスを作るもの
である。次に第３図を参照して本発明の動作を説
明してゆくと、まずカウンタ１出力のf0計算期間
に、ROM２出力から間引き数が０のためROM
６の読み出しアドレスを＋１増加する様１が出力
される。同時に前回のサンプリングにおける
ROM６の読み出しアドレスがRAM４から出力
される。RAM４の出力はラツチ回路５に送られ
る。ラツチ回路５の出力（前回のROM６の読み
出しアドレス）とROM２（間引き数０…値は
１）出力は加算器３で加算されて新しいROM６
の読み出しアドレスを作ると同時にRAM４へf0
の最新の読み出しアドレスとして記憶させる。
RAM４の出力（f0の最新の読み出しアドレス）
は、ラツチ回路５へ送られ、ROM６の読み出し
アドレスとなる。
て間引きをコントロールしながら、正弦波波形を
記憶したROM６の読み出しアドレスを作るもの
である。次に第３図を参照して本発明の動作を説
明してゆくと、まずカウンタ１出力のf0計算期間
に、ROM２出力から間引き数が０のためROM
６の読み出しアドレスを＋１増加する様１が出力
される。同時に前回のサンプリングにおける
ROM６の読み出しアドレスがRAM４から出力
される。RAM４の出力はラツチ回路５に送られ
る。ラツチ回路５の出力（前回のROM６の読み
出しアドレス）とROM２（間引き数０…値は
１）出力は加算器３で加算されて新しいROM６
の読み出しアドレスを作ると同時にRAM４へf0
の最新の読み出しアドレスとして記憶させる。
RAM４の出力（f0の最新の読み出しアドレス）
は、ラツチ回路５へ送られ、ROM６の読み出し
アドレスとなる。
ROM６の出力は、f0のあるサンプリングにお
ける振幅値であり同時にf0計算期間ということ
で、ROM７出力からはf0の重みw0（値は１）が出
力され、乗算器８の出力にはw0f0が出力される。
ける振幅値であり同時にf0計算期間ということ
で、ROM７出力からはf0の重みw0（値は１）が出
力され、乗算器８の出力にはw0f0が出力される。
乗算器８の出力は、加算器９を通してラツチ回
路１０へ一時貯えられる。ここでは２周波のある
サンプリングにおける時間波形を加算するため
に、ラツチ回路１０は２周波の加算される毎に０
クリアされる。従つて上述の乗算器８の出力w0f0
はラツチ回路１０へ一時貯えられる。
路１０へ一時貯えられる。ここでは２周波のある
サンプリングにおける時間波形を加算するため
に、ラツチ回路１０は２周波の加算される毎に０
クリアされる。従つて上述の乗算器８の出力w0f0
はラツチ回路１０へ一時貯えられる。
次にカウンタ１はf1計算期間に入るため、f0と
同じ工程を経て乗算器８の出力はw1f1が出力され
る。ただしf1計算期においてROM２出力は、間
引き数１のため値は２となり、ROM７出力のf1
の重みw1は1/2となる。乗算器８出力w1f1は、f0
計算期間にラツチ回路１０に一時貯えたw0f0を加
算器９で加算しw0f0＋w1f1をラツチ回路１０に貯
える。ラツチ回路１０出力は２周波の計算周期毎
（サンプリング周期t0毎）にラツチ回路１１に出
力される。ラツチ回路１１の出力は、Ｄ／Ａ変換
器１２を通して、２周波の重み付けしたアナログ
信号として出力される。
同じ工程を経て乗算器８の出力はw1f1が出力され
る。ただしf1計算期においてROM２出力は、間
引き数１のため値は２となり、ROM７出力のf1
の重みw1は1/2となる。乗算器８出力w1f1は、f0
計算期間にラツチ回路１０に一時貯えたw0f0を加
算器９で加算しw0f0＋w1f1をラツチ回路１０に貯
える。ラツチ回路１０出力は２周波の計算周期毎
（サンプリング周期t0毎）にラツチ回路１１に出
力される。ラツチ回路１１の出力は、Ｄ／Ａ変換
器１２を通して、２周波の重み付けしたアナログ
信号として出力される。
本発明における波形の例として、第４図−１は
ROM６の正弦波波形で、f0計算期間に重み付け
信号として計算されるw0f0の波形を第４図−２、
f1計算期間に重み付け信号として計算されるw1f1
の波形を第４図−３に示し、最終的にw0f0＋w1f1
のアナログ波形が第４図−４としてラツチ回路１
１に出力される。また、スペクトルパターンで表
わしたものを第４図−５に示す。
ROM６の正弦波波形で、f0計算期間に重み付け
信号として計算されるw0f0の波形を第４図−２、
f1計算期間に重み付け信号として計算されるw1f1
の波形を第４図−３に示し、最終的にw0f0＋w1f1
のアナログ波形が第４図−４としてラツチ回路１
１に出力される。また、スペクトルパターンで表
わしたものを第４図−５に示す。
ここでは２周波f0、f1と重み付けw0＝１，w1＝
１／２としたが周波数を増やすためには、カウンタ
１の桁数を増やし、ROM２のメモリエリアを増
やし、周波数種類分間引き数を格納できるように
し、RAM４のメモリエリアを増やし、周波数種
類分前回のサンプリングにおけるROM６の読み
出しアドレスを格納できるようにし、ROM７の
メモリエリアを増やし、周波数種類分の重み付け
の値を格納できるようにすれば、容易に可能であ
るし、重み付けの値についてもROM７の値を変
更するだけで簡単に実現できる。
１／２としたが周波数を増やすためには、カウンタ
１の桁数を増やし、ROM２のメモリエリアを増
やし、周波数種類分間引き数を格納できるように
し、RAM４のメモリエリアを増やし、周波数種
類分前回のサンプリングにおけるROM６の読み
出しアドレスを格納できるようにし、ROM７の
メモリエリアを増やし、周波数種類分の重み付け
の値を格納できるようにすれば、容易に可能であ
るし、重み付けの値についてもROM７の値を変
更するだけで簡単に実現できる。
本発明は、以上説明した様に、種々の（等間隔
を含む）周波数の信号を発生し、合成することが
容易に行なえる。時分割で処理できるので、アナ
ログ等の様に並列に構成したのに比べハードウエ
アの規模がかなり小さくできる。又、発振周波数
の高低による規模の変化もなく安定度も優れたも
のが得られる。
を含む）周波数の信号を発生し、合成することが
容易に行なえる。時分割で処理できるので、アナ
ログ等の様に並列に構成したのに比べハードウエ
アの規模がかなり小さくできる。又、発振周波数
の高低による規模の変化もなく安定度も優れたも
のが得られる。
以上本発明をその良好な一実施例について説明
したが、それは単なる例示的なものであり、ここ
で説明された実施例によつてのみ本願発明が限定
されるものでないことは勿論である。
したが、それは単なる例示的なものであり、ここ
で説明された実施例によつてのみ本願発明が限定
されるものでないことは勿論である。
第１図は本発明の一実施例を示したブロツク構
成図。第２図は本発明の動作を説明するための図
であり、第２図−１は種々の周波数の発生源とな
るメモリ６の内容をアドレスをｘ軸として表わし
た図で第２図−２は１個間引して読出した波形
図。第３図は第１図の実施例の動作を説明するた
めの図。第４図１〜５は２周波の時間波形が重み
付けされた合成波形となる説明図。 １……カウンタ、２……メモリ（ROM）、３
……加算器、４……メモリ（RAM）、５……ラ
ツチ回路、６……メモリ（ROM）、７……メモ
リ（ROM）、８……乗算器、９……加算器、１
０……ラツチ回路、１１……ラツチ回路、１２…
…Ｄ／Ａ変換器。
成図。第２図は本発明の動作を説明するための図
であり、第２図−１は種々の周波数の発生源とな
るメモリ６の内容をアドレスをｘ軸として表わし
た図で第２図−２は１個間引して読出した波形
図。第３図は第１図の実施例の動作を説明するた
めの図。第４図１〜５は２周波の時間波形が重み
付けされた合成波形となる説明図。 １……カウンタ、２……メモリ（ROM）、３
……加算器、４……メモリ（RAM）、５……ラ
ツチ回路、６……メモリ（ROM）、７……メモ
リ（ROM）、８……乗算器、９……加算器、１
０……ラツチ回路、１１……ラツチ回路、１２…
…Ｄ／Ａ変換器。
Claims (1)
- １ スペクトラム分析装置のための試験信号を発
生する回路において、正弦波信号を書込んだ第１
のメモリと、この第１のメモリから異なる多数の
周波数信号を発生させるための制御回路と、前記
第１のメモリから発生した種々の周波数信号を任
意の振幅に設定するための振幅設定値を記憶し前
記制御回路の動作に同期して振幅設定値を読み出
す振幅値用第２のメモリと、この第２のメモリの
出力と前記第１のメモリの出力とを乗算する乗算
器と、前記乗算器からの各種周波数信号を巡回的
に加算する加算回路とを具備し、多数の周波数の
信号を時分割で発生し、各周波数毎に重み付け巡
回的に加算することにより多周波信号が合成され
て発生されることを特徴とする試験信号発生回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6179481A JPS57175965A (en) | 1981-04-23 | 1981-04-23 | Test signal generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6179481A JPS57175965A (en) | 1981-04-23 | 1981-04-23 | Test signal generating circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57175965A JPS57175965A (en) | 1982-10-29 |
| JPH0416751B2 true JPH0416751B2 (ja) | 1992-03-25 |
Family
ID=13181354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6179481A Granted JPS57175965A (en) | 1981-04-23 | 1981-04-23 | Test signal generating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57175965A (ja) |
-
1981
- 1981-04-23 JP JP6179481A patent/JPS57175965A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57175965A (en) | 1982-10-29 |
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