JPH04163587A - Segment driving circuit of lcd - Google Patents
Segment driving circuit of lcdInfo
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- JPH04163587A JPH04163587A JP29132690A JP29132690A JPH04163587A JP H04163587 A JPH04163587 A JP H04163587A JP 29132690 A JP29132690 A JP 29132690A JP 29132690 A JP29132690 A JP 29132690A JP H04163587 A JPH04163587 A JP H04163587A
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- Liquid Crystal Display Device Control (AREA)
Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ＬＣＤ（液晶表示装置）のセグメント駆動回
路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a segment drive circuit for an LCD (liquid crystal display).
［従来の技術］
ＬＣＤの複数のセグメント電極をそれぞれ駆動するため
に複数のセグメント駆動用ＬＳＩ（セグメントドライバ
）か接続される。この場合、各セグメントドライバにお
ける表示データの取り込みのアクティブ制御は、カスケ
ード接続により入力されたイネーブル信号によって行う
が、又は内蔵されているカウンタ回路によって順次アク
ティブ状態に設定するように構成されている。[Prior Art] A plurality of segment driving LSIs (segment drivers) are connected to each drive a plurality of segment electrodes of an LCD. In this case, the active control of display data capture in each segment driver is performed by an enable signal inputted through cascade connection, or is configured to be sequentially set to an active state by a built-in counter circuit.
前者のイネーブル信号によるアクティブ制御においては
、カスケード接続された前段のセグメントドライバが表
示データの取り込み動作を終了したときにイネーブル信
号を出力し、次段のセグメントドライバは前段からのこ
のイネーブル信号により取り込み動作を開始する。In the former active control using an enable signal, the cascade-connected segment driver in the previous stage outputs an enable signal when it finishes capturing display data, and the segment driver in the next stage starts the capture operation based on this enable signal from the previous stage. Start.
他方、後者のカウンタ回路によるアクティブ制御におい
ては、各セグメントドライバに複数の入力端子を用いて
セレクトコード番号をあらがしめ設定しておき、各セレ
クトコード番号とカウンタ回路の計数値とを比較する。On the other hand, in the latter active control by the counter circuit, select code numbers are set in advance using a plurality of input terminals for each segment driver, and each select code number is compared with the count value of the counter circuit.
そして、両者が一致したセグメントドライバが表示デー
タの取り込み動作を開始するように制御している。Then, the segment driver with which the two match each other is controlled to start the display data capture operation.
［発明が解決しようとする課題］
しかしなから、カスケード接続された前段からのイネー
ブル信号のみによって表示データの取り込み動作を制御
する上述のアクティブ制御によると、各セグメントドラ
イバ間の信号の伝達遅延時間が動作用クロックパルスの
周期に対して無視てきない程大きいため、セグメントド
ライバの動作速度の上限か制限されてしまう。[Problems to be Solved by the Invention] However, according to the above-mentioned active control in which the display data capture operation is controlled only by the enable signal from the cascade-connected previous stage, the transmission delay time of the signal between each segment driver is This is so large that it cannot be ignored with respect to the period of the operating clock pulse, and thus limits the upper limit of the operating speed of the segment driver.
また、カウンタ回路による上述のアクティブ制御による
と、各セグメントドライバのセレクトコード番号を設定
するために複数の余分な入力端子が必要になるという不
都合が生じる。Furthermore, the above-described active control using the counter circuit has the disadvantage that a plurality of extra input terminals are required to set the select code number of each segment driver.
従って本発明は、セグメント駆動回路間の信号の伝達遅
延時間の影響を受けず、入力端子数の増加を伴うことの
ないセグメント駆動回路を提供するものである。Therefore, the present invention provides a segment drive circuit that is not affected by the transmission delay time of signals between segment drive circuits and does not involve an increase in the number of input terminals.
［課題を解決するための手段］
この課題は本発明によれば、ＬＣＤの複数のセグメント
電極をそれぞれ駆動するために多段接続されるセグメン
ト駆動回路が、所定期間毎にキャリー信号を発生するカ
ウント手段と、前段からイネーブル信号が印加されると
スタンバイ状態を表わすスタンバイ信号を発生する手段
と、発生したスタンバイ信号とカウント手段からのキャ
リー信号とに応じて表示データの取り込み信号及び次段
用のイネーブル信号を発生する手段とを備えることによ
って達成される。[Means for Solving the Problem] According to the present invention, this problem is solved by a counting means in which a segment drive circuit connected in multiple stages to drive each of a plurality of segment electrodes of an LCD generates a carry signal every predetermined period. means for generating a standby signal indicating a standby state when an enable signal is applied from the previous stage; and a display data capture signal and an enable signal for the next stage in response to the generated standby signal and a carry signal from the counting means. This is achieved by comprising means for generating.
［作用］
カウント手段は所定数のクロックパルスを計数する毎に
キャリー信号を発生する。一方、前段のセグメント駆動
回路からイネーブル信号が印加されると、スタンバイ信
号かセットされ、このスタンバイ信号がセットされてい
るときにキャリー信号が発生されると、表示データの取
り込み信号の発生が開始され、さらに次段のセグメント
駆動回路へ送るためのイネーブル信号が発生せしめられ
る。[Operation] The counting means generates a carry signal every time a predetermined number of clock pulses are counted. On the other hand, when the enable signal is applied from the previous segment drive circuit, the standby signal is set, and if the carry signal is generated while the standby signal is set, the generation of the display data capture signal is started. , and an enable signal to be sent to the next-stage segment drive circuit.
［実施例］ 以下図面を用いて本発明の実施例を詳細に説明する。[Example] Embodiments of the present invention will be described in detail below using the drawings.
第１図は本発明の一実施例であるセグメント駆動回路、
即ちセグメント駆動用ＬＳＩ（セグメントドライバ）の
一部の回路図を示しており、第２図は第１図に示したセ
グメント駆動回路の一部のタイムチャートを示している
。この第１図に示す回路は、セグメントドライバにおけ
る表示データの取り込み信号を発生するアクティブ制御
回路を示しており、セグメントドライバのその他の部分
の構成は周知であるため、説明を省略している。FIG. 1 shows a segment drive circuit which is an embodiment of the present invention.
That is, it shows a circuit diagram of a part of a segment drive LSI (segment driver), and FIG. 2 shows a time chart of a part of the segment drive circuit shown in FIG. The circuit shown in FIG. 1 shows an active control circuit that generates a display data capture signal in the segment driver, and since the configuration of the other parts of the segment driver is well known, a description thereof will be omitted.
実際には、図示しないＬＣＤの複数のセグメント電極を
それぞれ駆動するためにこのようなセグメントトライバ
が複数用意され互いに多段接続されている。Actually, a plurality of such segment drivers are prepared and connected to each other in multiple stages in order to respectively drive a plurality of segment electrodes of an LCD (not shown).
第１、図に示すように、セグメントドライノくのアクテ
ィブ制御回路は、アクティブ制御部１０とイネーブル信
号発生部２０とカウンタ部３０とから主として構成され
ている。First, as shown in the figure, the active control circuit of the segment dryer mainly consists of an active control section 10, an enable signal generation section 20, and a counter section 30.
アクティブ制御部１０は４つのラッチＬ１〜Ｌ４と、３
つのインバータＩＮＶＩ〜１ｌＩＶ３と、２つのナント
ゲートＮＡＮＤＩ及びＮＡＮＤ２ と、ノアゲートＮ０
ＲＩとて構成されており、ラッチパルスＣＬＩと前段の
セグメントドライバから印加されたイネーブル信号Ｅ１
とからセグメントドライバの表示データの取り込み開始
を指示する信号ＣＫＳＴＡＲＴと表示データの取り込み
終了を指示する信号ＣＫＳＴＯＰとを発生する。なお、
各ラッチＬ１〜Ｌ４はそれぞれ２つの負論理のノアゲー
トをたすき掛は接続して構成されている。The active control unit 10 has four latches L1 to L4 and 3
one inverter INVI~1lIV3, two NAND gates NANDI and NAND2, and a NOR gate N0.
The latch pulse CLI and the enable signal E1 applied from the previous stage segment driver
A signal CKSTART instructing the segment driver to start capturing display data and a signal CKSTOP instructing the segment driver to finish capturing display data are generated. In addition,
Each of the latches L1 to L4 is constructed by connecting two NOR gates of negative logic crosswise.
前段のセグメントドライバから印加されるイネーブル信
号ＥｌかインバータＩＮｖｌを介してラッチＬ１の一方
の入力端子に印加されるように構成されており、ラッチ
パルスＣＬＩかノアゲートＮ０ＲＩの一方の入力端子と
インバータＩＮＶ２の入力端子とに印加されるように構
成されている。インバータＩＮＶ２の出力端子はラッチ
Ｌ２、Ｌ３、及びＬ４の一方の入力端子に接続されてい
る。ラッチＬ１の出力端子から得られるスタンバイ信号
ＳＴがナントゲートＮＡＮＤＩの一方の入力端子に印加
されるように構成されており、ナントゲートＮＡＮＤＩ
の出力端子はラッチＬ２の他方の入力端子に接続されて
いる。ラッチＬ２の出力端子から表示データ取り込み開
始信号ＣＫＳＴＡＲＴが出力される。ラッチＬ３の出力
端子はナンドゲルト！１ＡＮＤ２の一方の入力端子に接
続されており、ナンドゲー）ＮＡＮＤ２の出力端子はう
・シチＬ４の他方の入力端子に接続されている。ラッチ
Ｌ４の出力端子から表示データ取り込み終了信号ＣＫＳ
ＴＯＰが出力される。なお、上述のインバータＩＮＶＩ
及びラッチＬｌが本発明におけるスタンバイ信号を発生
する手段に対応じている。The enable signal El applied from the previous stage segment driver is applied to one input terminal of the latch L1 via the inverter INvl, and the latch pulse CLI is applied to one input terminal of the NOR gate N0RI and the inverter INV2. It is configured to be applied to the input terminal. The output terminal of inverter INV2 is connected to one input terminal of latches L2, L3, and L4. The standby signal ST obtained from the output terminal of the latch L1 is applied to one input terminal of the Nant gate NANDI, and the standby signal ST obtained from the output terminal of the latch L1 is applied to one input terminal of the Nant gate NAND
The output terminal of is connected to the other input terminal of latch L2. A display data capture start signal CKSTART is output from the output terminal of the latch L2. The output terminal of latch L3 is Nandogelt! It is connected to one input terminal of the NAND2, and the output terminal of the NAND2 is connected to the other input terminal of the NAND2. Display data capture end signal CKS from the output terminal of latch L4
TOP is output. In addition, the above-mentioned inverter INVI
and latch Ll correspond to means for generating a standby signal in the present invention.
イネーブル信号発生部２０はＤフリップフロップＤＦＦ
とアンドゲートＡＮＤＩとから主として構成されている
。アクティブ制御部１０のナントゲートＮＡＮＤ１の出
力端子がインバータ１ＮＶ４の入力端子に接続されてい
る。このインバータＩＮＶ４の出力端子からキャリー信
号ＣＡとスタンバイ信号ＳＴとの論理積の信号ＣＡ−Ｓ
ＴがＤフリップフロップＤＦＦのＤ入力端子に印加され
るように構成されている。ＤフリップフロップＤＦＦは
、そのＱ出力端子より次段のセグメントドライバへ送ら
れるべきイネーブル信号ＥＯが出力されるように構成さ
れている。このＱ出力端子は、アクティブ制御部１０の
ノアゲー）ＮＯＲＩの他方の入力端子とインバータＩＮ
Ｖ３の入力端子とに接続されている。インバータＩＮＶ
３の出力端子はラッチＬ３の他方の入力端子に接続され
ており、ノアゲートＮ０ＲＩの出力端子はラッチＬ１の
他方の入力端子に接続されている。アクティブ制御部１
ｏのインバータ１ＮＶ２の出力端子は、さらに、Ｄフリ
ップフロップＤＦＦのリセット信号Ｒの入力端子に接続
されている。イネーブル信号発生部２ｏのアンドゲート
ＡＮＤＩの３つの入力端子にはクロックパルスＣＬ２と
表示データ取り込み開始信号ＣＫＳＴＡＲＴと表示デー
タ取り込み終了信号ＣＫＳＴＯＰとが印加されるように
構成されている。アンドゲートＡＮ旧の出力端子から出
力される信号ＡＣＫは、さらに、ＤフリップフロップＤ
ＦＦのクロックパルスＣＫ入カ端子に印加されるように
構成されている。なお、上述のナンドゲ−１−ＮＡＮＩ
）ｌ及びＮＡＮＤ２とラッチＬ２及びＬ４とインバータ
１ＮＶ４とイネーブル信号発生部２ｏとが、本発明にお
ける表示データの取り込み信号及び次段用のイネーブル
信号を発生する手段に対応じている。The enable signal generating section 20 is a D flip-flop DFF.
and an AND gate ANDI. The output terminal of the NAND gate NAND1 of the active control section 10 is connected to the input terminal of the inverter 1NV4. A signal CA-S which is the logical product of the carry signal CA and the standby signal ST is output from the output terminal of the inverter INV4.
T is configured to be applied to the D input terminal of the D flip-flop DFF. The D flip-flop DFF is configured so that an enable signal EO to be sent to the next stage segment driver is output from its Q output terminal. This Q output terminal is connected to the other input terminal of NORI of the active control unit 10 and the inverter IN.
It is connected to the input terminal of V3. Inverter INV
The output terminal of NOR gate NORI is connected to the other input terminal of latch L3, and the output terminal of NOR gate NORI is connected to the other input terminal of latch L1. Active control unit 1
The output terminal of the inverter 1NV2 of o is further connected to the input terminal of the reset signal R of the D flip-flop DFF. The configuration is such that a clock pulse CL2, a display data capture start signal CKSTART, and a display data capture end signal CKSTOP are applied to three input terminals of the AND gate ANDI of the enable signal generating section 2o. The signal ACK output from the output terminal of the AND gate AN is further applied to the D flip-flop D.
It is configured to be applied to the clock pulse CK input terminal of the FF. In addition, the above-mentioned Nando game-1-NANI
)1, NAND2, latches L2 and L4, inverter 1NV4, and enable signal generating section 2o correspond to means for generating a display data capture signal and an enable signal for the next stage in the present invention.
カウンタ部３０は４つのＴフリップフロップＴＦＦＩ〜
ＴＦＦ４と、３つのアンドゲートＡＮＤ２、ＡＮＤ３、
及びＡＮＤ４と、４人カッアゲートＮ０Ｒ２とから主と
して構成されている。なお、このカウンタ部３０が本発
明におけるカウント手段に対応じている。The counter section 30 includes four T flip-flops TFFI~
TFF4 and three AND gates AND2, AND3,
It mainly consists of AND4, and a four-person gate N0R2. Note that this counter section 30 corresponds to counting means in the present invention.
アンドゲートＡＮＤ２の一方の入力端子には表示データ
取り込み終了信号ＣＫＳＴＯＰが印加されるように構成
されており、その他方の入力端子にはクロックパルスＣ
Ｌ２が印加されるように構成されている。The AND gate AND2 is configured such that a display data acquisition end signal CKSTOP is applied to one input terminal, and a clock pulse C is applied to the other input terminal.
It is configured such that L2 is applied.
アンドゲートＡＮＤ２の出力端子は各Ｔフリップフロッ
プＴＦＦＩ〜ＴＦＦ４のクロックパルスＣＫの入力端子
に接続されている。各ＴフリップフロップＴＦＦＩ〜Ｔ
ＦＦ４のリセットパルスＲの入力端子には、ラッチパル
スＣＩ、Ｉが印加されるように構成されている。Ｔフリ
ップフロップＴＦＦＩのＴ入力端子は電源電圧でプルア
ップされており、ＴフリップフロップＴＦＦＩのＱ出力
端子は、ＴフリップフロップＴＦＦ２のＴ入力端子、ノ
アゲートＮ０Ｒ２の第１の入力端子、及びアンドゲート
ＡＮＤ３の一方の入力端子に接続されている。Ｔフリッ
プフロップＴＦＦ２のＱ出力端子は、ノアゲートＮ０Ｒ
２の第２の入力端子及びアンドゲートＡＮＤ３の他方の
入力端子に接続されている。アンドゲートＡＮＤ３の出
力端子は、ＴフリップフロップＴＦＦ３のＴ入力端子及
びアンドゲートＡＮＤ４の一方の入力端子に接続されて
いる。ＴフリップフロップＴＦＦ３のＱ出力端子は、ノ
アゲートＮ０Ｒ２の第３の入力端子及びアンドゲートＡ
１１Ｄ４の他方の入力端子に接続されている。アントゲ
〜ｈ ＡＮＤ４の出力端子は、ＴフリップフロップＴＦ
Ｆ４のＴ入力端子に接続されており、Ｔフリップフロッ
プＴＦＦ４のＱ出力端子はノアゲーｈ Ｎ０Ｒ２の第４
の入力端子に接続されている。ノアゲートＮ０Ｒ２の出
力端子からはキャリー信号ＣＡが出力され、アクティブ
制御部１ｏのナンドゲ−）ＮＡＮＩ）ｌ及びＮＡＮＤ２
の他方の入力端子に印加されるように構成されている。The output terminal of the AND gate AND2 is connected to the clock pulse CK input terminal of each of the T flip-flops TFFI to TFF4. Each T flip-flop TFFI~T
The input terminal of the reset pulse R of the FF4 is configured to receive the latch pulses CI and I. The T input terminal of the T flip-flop TFFI is pulled up by the power supply voltage, and the Q output terminal of the T flip-flop TFFI is connected to the T input terminal of the T flip-flop TFF2, the first input terminal of the NOR gate N0R2, and the AND gate AND3. is connected to one input terminal of the The Q output terminal of the T flip-flop TFF2 is a NOR gate N0R.
2 and the other input terminal of the AND gate AND3. The output terminal of the AND gate AND3 is connected to the T input terminal of the T flip-flop TFF3 and one input terminal of the AND gate AND4. The Q output terminal of the T flip-flop TFF3 is connected to the third input terminal of the NOR gate N0R2 and the AND gate A.
It is connected to the other input terminal of 11D4. Antoge~h The output terminal of AND4 is a T flip-flop TF
The Q output terminal of T flip-flop TFF4 is connected to the T input terminal of F4, and the Q output terminal of T flip-flop TFF4 is connected to the fourth
is connected to the input terminal of A carry signal CA is output from the output terminal of the NOR gate N0R2, and the NAND gate (NANI)1 and NAND2 of the active control unit 1o are output.
is configured to be applied to the other input terminal of.
、 次に、第２図を参照して本実施例の動作を説明する。, Next, the operation of this embodiment will be explained with reference to FIG.
まず、カウンタ部３０では、前述したようにラッチパル
スＣＬＩ （同図（Ａ）参照）により各Ｔフリップフ
ロップＴＦＦＩ−ＴＦＦ４がリセットされてクロックパ
ルスＣＬ２ （同図（Ｂ）参照）の立ち下がりをカウ
ントし、１６個のクロックパルスＣＬ２を計数する毎に
キャリー信号ＣＡ （同図（Ｄ）参照）を出力する。First, in the counter section 30, each T flip-flop TFFI-TFF4 is reset by the latch pulse CLI (see (A) in the same figure) as described above, and the falling edge of the clock pulse CL2 (see (B) in the same figure) is counted. Then, a carry signal CA (see (D) in the same figure) is output every time 16 clock pulses CL2 are counted.
アクティブ制御部１０では、ラッチＬ１からのスタンバ
イ信号ＳＴ（同図（Ｅ）参照）がラッチパルスＣＬ１
によりリセットされ、前段のセグメントドライバから次
に送られるイネーブル信号Ｅｌ（同図（Ｃ）参照）によ
ってセットされる。In the active control unit 10, the standby signal ST from the latch L1 (see (E) in the same figure) is the latch pulse CL1.
It is reset by the enable signal El (see (C) in the same figure) sent next from the segment driver at the previous stage.
スタンバイ信号ＳＴかセットされた状態で、キャリー信
号ＣＡが印加されると、ラッチＬ２がセットされ、表示
データ取り込み開始信号ＣＫＳＴＡＲＴ （同図（Ｇ
）参照）が出力される（ハイレベルとなる）。When the carry signal CA is applied while the standby signal ST is set, the latch L2 is set and the display data capture start signal CKSTART (see figure (G)
) is output (high level).
また、この状態では、ラッチＬ３及びＬ４は、ラッチパ
ルスＣＬＩによりリセットされているが、イネーブル信
号ＥＯ（同図（Ｈ）参照）によりセットされていないの
で、表示データ取り込み終了信号ＣＫＳＴＯＰ（同図（
Ｉ）参照）は出力されない（ハイレベルのままである）
。Furthermore, in this state, latches L3 and L4 have been reset by the latch pulse CLI, but have not been set by the enable signal EO (see (H) in the same figure), so the display data capture end signal CKSTOP (see (H) in the same figure) has not been set.
I) is not output (remains at high level)
.
従って、クロックパルスＣＬ２がイネーブル信号発生部
２０のアンドゲートＡＮＤｌを通過することとなり、そ
の出力が表示データ取り込み信号ＡＣＫ （同図（Ｊ
）参照）となる。この信号ＡＣＫは、Ｄフリップフロッ
プＤＦＦにもクロックとして印加され、これによりＤフ
リップフロップＤＦＦは、スタンバイ信号ＳＴとキャリ
ー信号ＣＡとの論理積信号ＣＡ−５Ｔ（同図（Ｆ）参照
）を次のクロックパルスＣＬ２により取り込み、イネー
ブル信号ＥＯを発生させて次段のセグメントドライバへ
出力する。また、このイネーブル信号ＥＯによりアクテ
ィブ制御部１０のラッチＬ１〜Ｌ４がリセットされ、ス
タンバイ信号ＳＴがリセットされる。Therefore, the clock pulse CL2 passes through the AND gate ANDl of the enable signal generating section 20, and its output becomes the display data acquisition signal ACK ((J
). This signal ACK is also applied as a clock to the D flip-flop DFF, so that the D flip-flop DFF outputs the AND signal CA-5T (see (F) in the same figure) of the standby signal ST and the carry signal CA to the next It is taken in by clock pulse CL2, generates enable signal EO, and outputs it to the next stage segment driver. Furthermore, the enable signal EO resets the latches L1 to L4 of the active control section 10, and resets the standby signal ST.
また、アクティブ制御部１０では、ラッチＬ４が次のキ
ャリー信号ＣＡによりセットされ、その出力である表示
データ取り込み終了信号ＣＫＳＴＯＰがローレベルにな
り、クロックパルスＣＬ２がアンドゲートＡＮＤ２によ
り阻止される。Furthermore, in the active control unit 10, the latch L4 is set by the next carry signal CA, the output of the latch L4, the display data capture end signal CKSTOP, becomes low level, and the clock pulse CL2 is blocked by the AND gate AND2.
このように本実施例では、前段のセグメントドライバか
らアクティブ制御部１０へ印加されるイネーブル信号Ｅ
１が、内部にスタンバイ状態を生成する目的のみに用い
られるので、セグメントドライバの動作速度が各セグメ
ントドライバ間の信号の伝達遅延時間により制限されな
い。さらに、本実施例では、カウンタ部３０がクロック
を所定数計数する毎にキャリー信号を発生するものであ
り、これとセレクトコード番号と比較するようには構成
されていないため、各セグメントドライバにセレクトコ
ード番号設定用の複数の入力端子を設ける必要がない。As described above, in this embodiment, the enable signal E applied from the preceding stage segment driver to the active control unit 10 is
1 is used only for the purpose of internally creating a standby state, the operating speed of the segment drivers is not limited by the signal transmission delay time between each segment driver. Furthermore, in this embodiment, a carry signal is generated every time the counter section 30 counts a predetermined number of clocks, and this is not configured to be compared with the select code number. There is no need to provide multiple input terminals for code number setting.
［発明の効果コ
以上詳細に説明したように本発明によれば、ＬＣＤの複
数のセグメント電極をそれぞれ駆動するために多段接続
されるセグメント駆動回路が、所定期間毎にキャリー信
号を発生するカウント手段と、前段からイネーブル信号
が印加されるとスタンバイ状態を表わすスタンバイ信号
を発生する手段と、発生したスタンバイ信号とカウント
手段からのキャリー信号とに応じて表示データの取り込
み信号及び次段用のイネーブル信号を発生する手段とを
備えているため、セグメント駆動回路間の信号の伝達遅
延時間の影響を受けることなく、しかも入力端子数の増
加を伴うことが全（ない。[Effects of the Invention] As described above in detail, according to the present invention, the segment drive circuit connected in multiple stages to drive each of the plurality of segment electrodes of the LCD has a count means that generates a carry signal every predetermined period. means for generating a standby signal indicating a standby state when an enable signal is applied from the previous stage; and a display data capture signal and an enable signal for the next stage in response to the generated standby signal and a carry signal from the counting means. Since it is provided with a means for generating , it is not affected by signal transmission delay time between segment drive circuits, and does not involve an increase in the number of input terminals.
第１図は本発明の一実施例であるセグメント駆動回路の
一部の回路図、第２図は第１図に示したセグメント駆動
回路の一部のタイムチャートである。
１０・・・・・・アクティブ制御部、２０・・・・・・
イネーブル信号発生部、３０・・・・・・カウンタ部、
ＮＡＮＤＩ 、ＮＡＮＤ２・・・・・・ナントゲート、
Ｌ１〜Ｌ４・・・・・・ラッチ、ＩＮＶＩ〜ＩＮＶ４・
・・・・インバータ、Ｎ０Ｒ１〜Ｎ０Ｒ２・・・・・・
ノアゲート、ＡＮＤ１〜ＡＮＤ４・・・・・アンドゲー
ト、ＴＦＦ１〜ＴＦＦ４・・・・・・Ｔフリップフロッ
プ、ＤＦＦ・・・・・・Ｄフリップフロップ。
代理人弁理士 坂 井 淳FIG. 1 is a circuit diagram of a portion of a segment drive circuit according to an embodiment of the present invention, and FIG. 2 is a time chart of a portion of the segment drive circuit shown in FIG. 10... Active control section, 20...
enable signal generation section, 30...counter section,
NANDI, NAND2...Nant Gate,
L1~L4...Latch, INVI~INV4・
...Inverter, N0R1~N0R2...
Noah gate, AND1-AND4...AND gate, TFF1-TFF4...T flip-flop, DFF...D flip-flop. Representative Patent Attorney Atsushi Sakai
Claims (1)
に多段接続されるセグメント駆動回路であって、所定期
間毎にキャリー信号を発生するカウント手段と、前段か
らイネーブル信号が印加されるとスタンバイ状態を表わ
すスタンバイ信号を発生する手段と、該発生したスタン
バイ信号と前記カウント手段からのキャリー信号とに応
じて表示データの取り込み信号及び次段用のイネーブル
信号を発生する手段とを備えたことを特徴とするＬＣＤ
のセグメント駆動回路。A segment drive circuit connected in multiple stages to drive each of a plurality of segment electrodes of an LCD, which includes a count means that generates a carry signal every predetermined period, and a standby circuit that indicates a standby state when an enable signal is applied from the previous stage. An LCD characterized by comprising means for generating a signal, and means for generating a display data capture signal and an enable signal for the next stage in response to the generated standby signal and a carry signal from the counting means.
segment drive circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29132690A JP2662458B2 (en) | 1990-10-29 | 1990-10-29 | LCD segment drive circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29132690A JP2662458B2 (en) | 1990-10-29 | 1990-10-29 | LCD segment drive circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04163587A true JPH04163587A (en) | 1992-06-09 |
| JP2662458B2 JP2662458B2 (en) | 1997-10-15 |
Family
ID=17767466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29132690A Expired - Lifetime JP2662458B2 (en) | 1990-10-29 | 1990-10-29 | LCD segment drive circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2662458B2 (en) |
-
1990
- 1990-10-29 JP JP29132690A patent/JP2662458B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2662458B2 (en) | 1997-10-15 |
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