JPH04154345A - Preferential processing system - Google Patents

Preferential processing system

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JPH04154345A
JPH04154345A JP2280372A JP28037290A JPH04154345A JP H04154345 A JPH04154345 A JP H04154345A JP 2280372 A JP2280372 A JP 2280372A JP 28037290 A JP28037290 A JP 28037290A JP H04154345 A JPH04154345 A JP H04154345A
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JP
Japan
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data
input
selector
priority
sent
Prior art date
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Pending
Application number
JP2280372A
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Japanese (ja)
Inventor
Tatsuhiro Ono
小野 龍宏
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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Publication of JPH04154345A publication Critical patent/JPH04154345A/en
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Abstract

PURPOSE:To execute the preferential processing by the simple control by sending out data in accordance with data sent out previously and existence of a competition state, and using a clock to be inputted in common. CONSTITUTION:At the time of rise of each data, some of AND circuits 14-18 are masked by inverters 11-13, and a control part 1 sends out information of a fact that they are masked, and each data to a discriminating part 2. The discriminating part 2 sends out data corresponding to data D1-D1 in accordance with competition information from the control part 1 and a value of holding data in a converting part 3. In such a way, in accordance with which of the data D1-D3 become a binary one level, one data sent out preferentially in the data D1-D3 by outputs of data S1, S2 is displayed.

Description

【発明の詳細な説明】 技術分野 本発明は優先処理システムに関し、特に入力されるN種
類のデータのうちの1つに対応するデータを送出する優
先処理システムに関する。
TECHNICAL FIELD The present invention relates to a priority processing system, and more particularly to a priority processing system that sends out data corresponding to one of N types of input data.

従来技術 一般に、光通信における監視制御を行う際、複数の入力
信号を受け、その入力信号に応じて先着優先をする処理
と、入力信号が競合した場合に若番優先をする処理とが
行われている。これら画処理を実現するため、従来の優
先処理システムでは互いにタイミングが異なる複数のサ
ンプリングクロックにより、各入力信号の検出を行って
いた。
Conventional technology In general, when performing supervisory control in optical communications, a process is performed in which multiple input signals are received and priority is given on a first-come, first-served basis depending on the input signal, and a process is performed in which priority is given to the youngest number in the event of conflicting input signals. ing. In order to realize these image processes, conventional priority processing systems detect each input signal using a plurality of sampling clocks having mutually different timings.

その従来の優先処理システムについて第3図を参照して
説明する。第3図は従来の優先処理システムの主要部の
回路図である。
The conventional priority processing system will be explained with reference to FIG. FIG. 3 is a circuit diagram of the main parts of a conventional priority processing system.

図において、従来の優先処理システムは、3種類のデー
タD1〜D3を入力とし、それらの入力に応じてデータ
Bl及びS2を出力するものである。
In the figure, the conventional priority processing system inputs three types of data D1 to D3 and outputs data B1 and S2 in accordance with these inputs.

外部からこのシステムに入力されるデータは、2道ルベ
ルで有効なデータであり、これを検出したならば他のデ
ータの入力値に関係なく優先する処理が行われる。その
優先処理は、先に2進ルベルの信号がきたデータが優先
されるが、同時発生の場合、すなわち競合した場合の優
先順位は高い方からDi >D2 >D3であり、若番
優先処理となっている。この若番優先処理の実現のため
、外部から供給されるクロックC2〜C4のタイミング
は早い順からC2>C3>C4としている。
The data input into this system from the outside is valid data for the two-way label, and if this is detected, priority processing is performed regardless of the input values of other data. In this priority processing, priority is given to the data for which the binary level signal was received first, but in the case of simultaneous occurrences, that is, in the case of conflict, the priority order is Di > D2 > D3 from the highest to lowest, and this is called the youngest priority processing. It has become. In order to realize this process of giving priority to the smallest number, the timings of the clocks C2 to C4 supplied from the outside are set in ascending order of C2>C3>C4.

つまり、各データD1〜D3に夫々対応して設けられて
いる制御部110内のD型フリップフロップ(以下DF
Fと略す)117〜119内に若番優先でデータを保持
すべく、3種類のクロック02〜C4が外部から入力さ
れているのである。そして、各D FP117〜119
の出力によりデータS1及びS2が送出され、次段回路
の制御が行われるのである。
In other words, D-type flip-flops (hereinafter DF
Three types of clocks 02 to C4 are inputted from the outside in order to hold data in the clocks 117 to 119 (abbreviated as F) with priority given to the smallest number. And each D FP117-119
Data S1 and S2 are sent out by the output, and the next stage circuit is controlled.

7”−9Sl 及US2 ハ、111M110 内(D
DFFLL7〜119の出力を変換部2[内のオア回路
211及び212で変換した結果である。すなわち、D
FFf17の出力が2進ルベルのとき、オア回路21.
1の出力のみが2進ルベルとなり、データSlが−1”
  S2 fr”0” となる。マタ、DFPIIfl
 )出力が2進ルベルのとき、オア回路212の出力の
みが2進ルベルとなり、データSlが“0”S2が“1
”となる。さらにまた、DFFI19の出力か2進ルベ
ルのとき、オア回路211及び212の出力がともに2
道ルベルとなり、データs1が“1”  S2が“l”
となる。
7”-9Sl and US2 Ha, 111M110 (D
This is the result of converting the outputs of DFFLLs 7 to 119 by OR circuits 211 and 212 in converter 2[. That is, D
When the output of FFf17 is a binary level, the OR circuit 21.
Only the output of 1 is a binary level, and the data Sl is -1"
S2 fr becomes “0”. Mata, DFPIIfl
) When the output is a binary level, only the output of the OR circuit 212 is a binary level, and data Sl is “0” and S2 is “1”.
”.Furthermore, when the output of DFFI 19 is a binary level, the outputs of OR circuits 211 and 212 are both 2
road level, data s1 is “1” and S2 is “l”
becomes.

また、制御部1f(l内には、アンド回路[4〜If6
及びインバータ01−113が設けられており、これら
によって入力データのマスク処理が行われる。例えば、
データDIが最先に有効となった場合には、クロックc
2によってDFFL17に保持されたとき、その出力が
インバータ113で反転され、アンド回路215及び1
16の出力は2進0レベルにマスクされるのである。そ
して、このマスクされたデータは、非優先となる。
In addition, the control unit 1f (inside of 1 is an AND circuit [4 to If6
and inverters 01-113 are provided, and mask processing of input data is performed by these. for example,
If data DI becomes valid first, clock c
2, the output is inverted by the inverter 113, and the AND circuit 215 and 1
The output of 16 is masked to a binary 0 level. This masked data then becomes non-priority.

同様に、インバータ111によりアンド回路114及び
115の出力がマスクされ、インバータ112によりア
ンド回路116及び114の出力かマスクされることに
なる。
Similarly, inverter 111 masks the outputs of AND circuits 114 and 115, and inverter 112 masks the outputs of AND circuits 116 and 114.

ところで、上述した従来の優先処理システムでは、入力
データが競合した場合において、それら競合データ中に
前回送出したものが含まれているときにその前回のデー
タを送出し、含まれていないときに若番優先にて送出す
るという処理を行おうとすると、制御が複数になる。す
なわち、データの検出を行っている3つのサンプリング
クロックが各対応データによりタイミングが異なるため
、前回優先し、送出されたデータより、次の有効データ
の方が若い番号だったときには、この有効データを優先
しない。そのため、−旦制御部110をクリアしなけれ
ばならないという欠点がある。
By the way, in the above-mentioned conventional priority processing system, when there is a conflict between input data, if the conflicting data includes the previously transmitted data, the previous data is transmitted, and if the conflicting data does not include the previously transmitted data, the previous data is transmitted; If you try to perform a process of transmitting data with priority, multiple controls will be required. In other words, since the timing of the three sampling clocks that detect data differs depending on the corresponding data, if the next valid data has a lower number than the previously sent data, this valid data is Not a priority. Therefore, there is a drawback that the control unit 110 must be cleared once.

例えば、データD3が有効となった後、次のフレームは
データD3が無効となる場合を考える。
For example, consider a case where after data D3 becomes valid, data D3 becomes invalid in the next frame.

かかる場合、データD3より若い番号のデータD■又は
D2が有効となりえる2進ルベルのデータでも、クロッ
クc4がC2,C3よりもタイミングが後であるため、
クロックC2,C3のラッチタイミングにおいてはまだ
DFP119に保持されているD3によりデータD1及
びD2をマスクし続けており、リセット信号により各D
FFをクリアする等の動作が必要となり、システムの実
現が困難であるという欠点がある。
In such a case, even if the data D■ or D2, which has a lower number than the data D3, is binary level data, the timing of the clock c4 is later than that of C2 and C3, so
At the latch timing of clocks C2 and C3, data D1 and D2 are still masked by D3 held in the DFP 119, and each D
This method requires operations such as clearing the FF, and has the disadvantage that it is difficult to implement the system.

なお、リセット信号ROはシステムのパワーオン時に2
進ルベルとなるため、アンド回路1o。
Note that the reset signal RO is set to 2 when the system is powered on.
AND circuit 1o because it becomes a forward level.

の片入力のリセット信号R1のみを2進ルベルにすれば
リセットがなされる。
Resetting is performed by setting only the reset signal R1 of one input to a binary level.

また、各データ毎にクロックのタイミングが異なるため
、送出されるデータs1及びs2の変化点や周波数が一
定にならないという欠点もあった。
Furthermore, since the clock timing differs for each data, there is also a drawback that the changing points and frequencies of the transmitted data s1 and s2 are not constant.

発明の目的 本発明は上述した従来の欠点を解決するためになされた
ものであり、その目的は簡単な制御で上述の優先処理を
行うことができる優先処理システムを提供することであ
る。
OBJECTS OF THE INVENTION The present invention has been made to solve the above-mentioned conventional drawbacks, and its purpose is to provide a priority processing system that can perform the above-mentioned priority processing with simple control.

発明の構成 本発明による優先処理システムは、入力されるN種類(
Nは2以上の整数)のデータのうちの1つに対応するデ
ータを送出する優先処理システムであって、自システム
か直前に送出したデータを保持する保持手段と、前記N
種類のデータのうちの複数のデータが競合して入力され
ていることを検出する競合検出手段と、この競合検出手
段が競合状態を検出した場合において、そのデータの中
に前記保持手段に保持されているデータが含まれている
とき、その保持されているデータを送出し、そのデータ
中に前記保持手段に保持されているデータが含まれてい
ないとき、予め定められた優先順位により選択した1つ
のデータに対応するデータを送出する手段と、前記競合
検出手段が競合状態を検出しなかった場合、その入力さ
れたデータに対応するデータを送出する手段とを有する
ことを特徴とする。
Structure of the Invention The priority processing system according to the present invention has N types of input (
N is an integer greater than or equal to 2)), the priority processing system includes a holding means for holding the data sent immediately before by the own system;
a conflict detection means for detecting that a plurality of types of data are input in conflict; When the data held in the holding means is included, the held data is sent, and when the data held in the holding means is not included, one selected according to a predetermined priority order is sent. and means for transmitting data corresponding to the input data when the conflict detection means does not detect a conflict state.

実施例 次に、本発明について図面を参照して説明する。Example Next, the present invention will be explained with reference to the drawings.

第1図は本発明による優先処理システムの一実施例の回
路図である。図において、本発明の一実施例による優先
処理システムは、3種類のデータD1〜D3の競合状態
を検出する制御部1と、直前に送出したデータを保持す
るとともに、データの変換を行う変換部3と、競合状態
の有無及び直前に送出したデータをもとに優先処理を行
ってデータを送出する判別部2とを含んで構成されてお
り、制御用の信号は、クロックC1及びリセット信号R
1だけである。
FIG. 1 is a circuit diagram of one embodiment of a priority processing system according to the present invention. In the figure, the priority processing system according to an embodiment of the present invention includes a control unit 1 that detects a conflicting state of three types of data D1 to D3, and a conversion unit that retains the data sent immediately before and converts the data. 3, and a determining unit 2 that performs priority processing and transmits data based on the presence or absence of a conflict condition and the data transmitted immediately before, and the control signals include a clock C1 and a reset signal R.
There is only 1.

変換部3は、オア回路31及び32とDFF33及び3
4とを含んでおり、DFP3Bの出力がデータSL、D
FF34の出力がデータS2となる。0FF33.34
は、ともにクロックCIの立上りタイミングでデータを
保持し、またリセット信号R1の立下りタイミングで保
持データをクリアする。
The converter 3 includes OR circuits 31 and 32 and DFFs 33 and 3.
4, and the output of DFP3B is data SL, D
The output of FF34 becomes data S2. 0FF33.34
Both hold data at the rising timing of the clock CI, and clear the held data at the falling timing of the reset signal R1.

制御部1は、アンド回路14〜18と、インバータ11
〜13とを含んで構成されており、データD1〜D3の
入力時に、判別部2ヘデータを送るとともに、データの
競合状態の検出を行う。つまり、各データの立上り時に
、インバータ11〜13によりアンド回路14〜18の
いくつかがマスクされ、このマスクされている旨の情報
と、各データとを判別部2へ送出しているのである。例
えば、データD2とD3とか競合すると、アンド回路1
4,15,17.18がマスクされてそれらの出力は全
て2進Oレベルとなる。よって、データD2とD3とが
2進ルベルになった旨及びアンド回路16の出力が2進
ルベルになった旨が判別部2に入力され、判別部2がデ
ータD2とD3との競合状態を認識できるのである。
The control unit 1 includes AND circuits 14 to 18 and an inverter 11
- 13, and when inputting data D1 to D3, sends the data to the determining unit 2 and detects a data conflict state. That is, at the rising edge of each data, some of the AND circuits 14 to 18 are masked by the inverters 11 to 13, and information indicating that the data is masked and each data are sent to the determining section 2. For example, if there is a conflict between data D2 and D3, the AND circuit 1
4, 15, 17, and 18 are masked and their outputs are all binary O level. Therefore, the fact that the data D2 and D3 have become a binary level and that the output of the AND circuit 16 has become a binary level is input to the discriminator 2, and the discriminator 2 detects the conflict state between the data D2 and D3. It can be recognized.

判別部2は、3つのセレクタ21.22及び23を含ん
で構成されており、制御部1からの競合情報及び変換部
3内の保持データの値に応じてデータD1〜D3に対応
するデータを送出する。各セレクタの選択条件は、第4
図に示されているとおりである。すなわち、制御入力端
子A、Bの値に応して4つの入力端子dO〜d4に入力
されるデータをY端子から出力するのが各セレクタであ
り、A及びBがともに“0”のとき入力端子d。
The determination unit 2 includes three selectors 21, 22 and 23, and selects data corresponding to data D1 to D3 according to the conflict information from the control unit 1 and the value of the data held in the conversion unit 3. Send. The selection condition for each selector is the fourth
As shown in the figure. That is, each selector outputs the data input to the four input terminals dO to d4 from the Y terminal according to the values of the control input terminals A and B, and when both A and B are "0", the input terminal d.

のデータを、Aが“1” Bか“0”のとき端子d1の
データを、Aが“0” Bが“1”のとき端子d2のデ
ータを、A及びBがともに“1”のとき入力端子d4の
データを選択する。
data at terminal d1 when A is "1" and B or "0", data at terminal d2 when A is "0" and B is "1", and data at terminal d2 when both A and B are "1". Select data at input terminal d4.

第1図に戻り、セレクタ21の出力はオア回路31を介
してDFF:33に入力され、セレクタ22の出力はオ
ア回路32を介してDFP34に入力され、セレクタ2
3の出力はオア回路31.32を介してDFF33及び
34に入力される。すなわち、セレクタ21〜23の出
力により、データS1及びS2の値が決定されることに
なる。
Returning to FIG. 1, the output of the selector 21 is input to the DFF: 33 via the OR circuit 31, and the output of the selector 22 is input to the DFP 34 via the OR circuit 32.
The outputs of 3 are input to DFFs 33 and 34 via OR circuits 31 and 32. That is, the values of data S1 and S2 are determined by the outputs of selectors 21 to 23.

かかる構成において、本システムでは、データD1〜D
3のうちどれが2進ルベル(有効)になるかによってデ
ータSL、S2の出力によりデータDi−DBのうち優
先して送出された1つのデータを表示する。その優先処
理におけるデータD1〜D3の値と、データ5ISS2
の値との関係について第2図を用いて説明する。第2図
はデータDI−D3の値゛と、データSl 、S2の値
との関係を示す表であり、項目■〜■の順序で時系列に
処理が行われる場合が示されている。
In such a configuration, in this system, data D1 to D
Depending on which one of the data Di-DB becomes the binary level (valid), one of the data Di-DB that is sent out with priority is displayed by the output of the data SL and S2. The values of data D1 to D3 in the priority processing and data 5ISS2
The relationship with the value of will be explained using FIG. FIG. 2 is a table showing the relationship between the value of data DI-D3 and the values of data Sl and S2, and shows a case where processing is performed in chronological order in the order of items 1 to 2.

まず、項目■には初期状態が示されており、全データの
値は、2進0レベルである。データS1、S2がともに
“O”であるため、何も送出されないこととなり、各セ
レクタの端子A、Bには、ともに“0”が入力される。
First, item (2) shows the initial state, and all data values are at binary 0 level. Since data S1 and S2 are both "O", nothing is sent out, and "0" is input to both terminals A and B of each selector.

よって、各セレクタはdOを選択している状態となる。Therefore, each selector is in a state of selecting dO.

その状態において、項目■のようにデータD1のみが“
1”になると、インバータ11及び12により、アンド
回路16〜17がマスクされる。
In this state, only data D1 is “
1'', the AND circuits 16 to 17 are masked by the inverters 11 and 12.

よって、データDlがそのままセレクタ21に入力され
、そのY端子が“1“となる。このとき、セレクタ22
及び23のY端子は“0”であるため、クロックCIの
立上り時にDFF33に“1”DFF34に“0”が保
持され、データSlが“1”S2が“0“として送出さ
れる。
Therefore, the data Dl is input as is to the selector 21, and its Y terminal becomes "1". At this time, selector 22
Since the Y terminals of and 23 are "0", when the clock CI rises, "1" is held in the DFF33 and "0" is held in the DFF34, and the data Sl is sent out as "1" and the data S2 as "0".

このとき、各セレクタの端子Aに“1”、端子Bに“0
”が入力される。よって、各セレクタはdlを選択して
いる状態となる。
At this time, “1” is placed on terminal A of each selector, and “0” is placed on terminal B of each selector.
” is input. Therefore, each selector is in a state of selecting dl.

その状態において、項目■のようにデータD2のみが1
#になると、インバータ12により、アンド回路14.
18がマスクされる。よって、データD2がアンド回路
16を介してセレクタ22に入力され、そのY端子が“
1”となる。このとき、セレクタ21及び23のY端子
は“0”であるため、クロックCIの立上り時にDPF
33に0” DFF34に“1“が保持され、データS
1が“0”  S2が“1”として送出される。
In that state, only data D2 is 1 as in item ■.
#, the inverter 12 causes the AND circuit 14.
18 is masked. Therefore, the data D2 is input to the selector 22 via the AND circuit 16, and its Y terminal becomes "
1". At this time, since the Y terminals of selectors 21 and 23 are "0", the DPF
33 is 0” DFF34 is held as “1” and data S
1 is sent as "0" and S2 is sent as "1".

つまり、前回はデータD1に対応するデータ81 “1
” S2 “0”を送出したため、これが優先されるが
、データDIは入力されなかったので、データD2に対
応するデータs1、s2を送出したのである。
In other words, last time, data 81 "1" corresponding to data D1
"S2 "0" was sent, so this was given priority, but since data DI was not input, data s1 and s2 corresponding to data D2 were sent.

なお、このとき各セレクタの端子Aに“0”端子Bに“
1′が入力される。よって、各セレクタはdlを選択し
ている状態となる。
At this time, terminal A of each selector is set to "0" and terminal B is set to "0".
1' is input. Therefore, each selector is in a state of selecting dl.

その状態において、項目■のようにデータD3のみが“
1”になると、インバータ13により、アンド回路15
.17がマスクされる。よって、データD3がアンド回
路18を介してセレクタ23に入力され、そのY端子が
1”となる。このときセレクタ21及び22のY端子は
0“であるため、クロックC1の立上り時にDFF33
、DFF34ともに“1゛が保持され、データSLが“
1”  S2が“1”として送出される。
In that state, only data D3 is “
1”, the AND circuit 15 is activated by the inverter 13.
.. 17 is masked. Therefore, the data D3 is input to the selector 23 via the AND circuit 18, and its Y terminal becomes 1". At this time, since the Y terminals of the selectors 21 and 22 are 0", the DFF 33 is inputted at the rising edge of the clock C1.
, DFF34 both hold "1", and data SL is "
1” S2 is sent as “1”.

つまり、前回はデータD2に対応するデータSI “0
”  821″を送出したため、これが優先されるが、
データD2に入力されなかったので、データD3に対応
するデータS1、S2を送出したのである。
In other words, last time, data SI “0” corresponding to data D2
Since "821" was sent, this has priority, but
Since data D2 was not input, data S1 and S2 corresponding to data D3 were sent out.

なお、このとき各セレクタの端子Aに“1m端子Bに′
1”が入力される。よって、各セレクタはd3を選択し
ている状態となる。
At this time, the terminal A of each selector is set to "1m terminal B".
1'' is input. Therefore, each selector is in a state where it selects d3.

その状態において、項目■のようにデータD1及びD2
が競合し、ともに“l”になると、インバータ11によ
り、アンド回路16〜18がマスクされ、インバータ1
2により、アンド回路14゜18がマスクされる。よっ
て、データDIがアンド回路15を介してセレクタ21
に入力され、そのY端子が“1”となる。このときセレ
クタ22及び23のY端子は“0″であるため、クロッ
クCIの立上り時にDFF33に“1″ DFF34に
“0”が保持され、データs1が“1“ s2が“0”
として送出される。
In that state, data D1 and D2 are
compete and both become "L", the AND circuits 16 to 18 are masked by the inverter 11, and the inverter 1
2, the AND circuit 14.degree. 18 is masked. Therefore, the data DI is sent to the selector 21 via the AND circuit 15.
is input, and its Y terminal becomes "1". At this time, the Y terminals of the selectors 22 and 23 are "0", so when the clock CI rises, "1" is held in the DFF33 and "0" is held in the DFF34, so that the data s1 is "1" and the data s2 is "0".
Sent as .

つまり、前回はデータD3に対応するデータS■ “1
” S2 “1″を送出したため、これが優先されるが
、データD3は入力されながったので、若番優先により
データDIに対応するデータs1、S2を送出したので
ある。
In other words, last time, data S "1" corresponding to data D3
Since "S2""1" was sent out, this was given priority, but since data D3 was not input, data s1 and S2 corresponding to data DI were sent out with priority given to the smallest number.

なお、このとき各セレクタの端子Aに“1”端子Bに“
0”が入力される。よって、各セレクタはdlを選択し
ている状態となる。
At this time, the terminal A of each selector is "1" and the terminal B is "1".
0'' is input. Therefore, each selector is in a state of selecting dl.

その状態において、項目■のようにデータD2及びD3
が競合し、ともに“1”になると、インバータ12によ
り、アンド回路14.18がマスクされ、インバータ1
3により、アンド回路15゜17がマスクされる。よっ
て、データD2がアンド回路16を介してセレクタ22
に入力され、そのY端子が“1”となる。このとき、セ
レクタ21及び23のY端子は“0”であるため、クロ
ックC1の立上り時にDFF33に“0” DFF34
に“1”が保持され、データSlが“0” S2が1”
として送出される。
In that state, data D2 and D3 as in item
compete and both become "1", AND circuits 14 and 18 are masked by inverter 12, and inverter 1
3, the AND circuit 15°17 is masked. Therefore, the data D2 is sent to the selector 22 via the AND circuit 16.
is input, and its Y terminal becomes "1". At this time, since the Y terminals of the selectors 21 and 23 are "0", the DFF33 is set to "0" at the rising edge of the clock C1.
"1" is held in "1", data Sl is "0" and S2 is "1"
Sent as .

つまり、前回はデータDIに対応するデータSl “1
”  S2 “0゛を送出したため、これか優先される
が、データD1は入力されなかったので、若番優先によ
りデータD2に対応するデータS1、S2を送出したの
である。
In other words, last time, the data Sl “1” corresponding to the data DI
``S2 ``Since 0'' was sent out, priority was given to this one, but since data D1 was not input, data S1 and S2 corresponding to data D2 were sent out with priority given to the smallest number.

なお、このとき各セレクタの端子Aに“0”端子Bに“
1“が入力される。よって、各セレクタはd2を選択し
ている状態となる。
At this time, terminal A of each selector is set to "0" and terminal B is set to "0".
1" is input. Therefore, each selector is in a state of selecting d2.

その状態において、項目■にようにデータD1〜D3が
競合し、それら全てが“1゛となると、インバータ11
〜13により、アンド回路14〜18がマスクされる。
In this state, data D1 to D3 compete as shown in item
13, AND circuits 14 to 18 are masked.

よってデータD2がそのままセレクタ22に入力され、
そのY端子が“1”となる。このとき、セレクタ21及
び23のY端子は“0”であるため、クロックCtの立
上り時にDFF33に“0“ DFF34に“1°が保
持され、データS1が“0″ S2が“1”として送出
される。
Therefore, data D2 is input as is to the selector 22,
The Y terminal becomes "1". At this time, the Y terminals of selectors 21 and 23 are "0", so when the clock Ct rises, DFF33 holds "0", DFF34 holds "1°", and data S1 is sent as "0" and S2 is "1". be done.

つまり、前回はデータD2に対応するデータS1 “0
” S2 “1”を送出したため、これが優先され、若
番優先ではなく、データD2に対応するデータSl、S
2を送出したのである。
In other words, last time data S1 “0” corresponding to data D2
"S2 "1" has been sent, so this is given priority, and the data Sl and S corresponding to data D2 are given priority instead of the smallest number priority.
2 was sent out.

なお、このとき各セレクタの端子Aに“0”端子Bに“
1”が入力される。よって、各セレクタはd2を選択し
ている状態となる。
At this time, terminal A of each selector is set to "0" and terminal B is set to "0".
1'' is input. Therefore, each selector is in a state of selecting d2.

その状態において、項目■のようにデータD1〜D3の
全てが0″になると、アンド回路14〜18は全てマス
クされない。よって、セレクタ21〜23には何も入力
されず、各Y端子は0”となる。よって、クロックC1
の立上り時にDFP33に”0”  DFF34に“0
”が保持され、データS1が“0” S2が“0”とし
て送出される。
In this state, when all of the data D1 to D3 become 0'' as in item (3), all the AND circuits 14 to 18 are not masked. Therefore, nothing is input to the selectors 21 to 23, and each Y terminal is set to 0. ” becomes. Therefore, clock C1
“0” to DFP33 and “0” to DFF34 at the rising edge of
” is held, and data S1 is sent as “0” and data S2 as “0”.

つまり、前回はデータD2に対応するデータSl “0
” 82 “1”を送出したため、これが優先されるが
、データD2は入力されず、またデ夕D1、D3も入力
されなかったので、初期状態を示すデータS1、S2を
送出したのである。
In other words, last time, data Sl “0” corresponding to data D2
" 82 "1" was sent, so this was given priority, but data D2 was not input, and data D1 and D3 were not input either, so data S1 and S2 indicating the initial state were sent.

なお、このとき各セレクタの端子Aに“0“端子Bに“
0”か入力される。よって、各セレクタはdOを選択し
ている状態、すなわち初期状態となる。
At this time, the terminal A of each selector is “0” and the terminal B is “0”.
0'' is input. Therefore, each selector is in a state where it selects dO, that is, an initial state.

その状態において、項目■のようにデータD1〜D3が
競合し、それら全てが1”になると、インバータ11〜
13により、アンド回路14〜18がマスクされる。よ
って、データDIかそのままセレクタ21に入力され、
そのY端子が“1”となる。このとき、セレクタ22及
び23のY端子は“0”であるため、クロックCIの立
上り時にD FF33に“1” DFF34に“0”が
保持され、データS1が“1” S2が“0″として送
出される。
In this state, data D1 to D3 compete as shown in item
13 masks AND circuits 14-18. Therefore, the data DI is directly input to the selector 21,
The Y terminal becomes "1". At this time, since the Y terminals of selectors 22 and 23 are "0", at the rising edge of clock CI, "1" is held in DFF33 and "0" is held in DFF34, and data S1 is held as "1" and data S2 is held as "0". Sent out.

つまり、前回は初期状態を示すデータS1、S2を送出
したため、若番優先によりデータDiに対応するデータ
S1、S2を送出したのである。
In other words, since the data S1 and S2 indicating the initial state were sent out last time, the data S1 and S2 corresponding to the data Di were sent out by giving priority to the smallest number.

なお、このとき各セレクタの端子Aに“1”端子Bに“
0”が入力される。よって、各セレクタはdlを選択し
ている状態となる。
At this time, the terminal A of each selector is "1" and the terminal B is "1".
0'' is input. Therefore, each selector is in a state of selecting dl.

以下、同様の優先条件により、データ送出か行われる。Thereafter, data transmission is performed based on the same priority conditions.

要するに、従来のシステムでは、入力された有効データ
が、前回送出されたデータより若い番号のデータだった
場合を考慮して処理を行う手前の適当なタイミングで制
御部を一旦クリアしなければならなかったのに対し、本
例のシステムでは制御部をクリアする必要がないのであ
る。
In short, in conventional systems, the control unit must be cleared at an appropriate timing before processing, taking into consideration the case where the input valid data has a lower number than the previously sent data. In contrast, in the system of this example, there is no need to clear the control section.

また、従来のシステムでは、若番優先を行いつつ各デー
タを検出するために互いにタンミングの異なるクロック
を外部から入力していたのに対し、本例のシステムでは
クロ・ツクを共通化でき、送出されるデータの変化点や
周波数が一定になるのである。
In addition, in conventional systems, clocks with different timings were input from the outside in order to detect each data while giving priority to the smallest number, but in this example system, the clocks can be shared and the The changing points and frequencies of the data will be constant.

さらにまた、光通信の他、各種通信における監視制御に
本発明が広く適用できることは明らかである。
Furthermore, it is clear that the present invention can be widely applied to monitoring and control in various types of communications in addition to optical communications.

なお、本実施例においては、入力されるデータが3種類
の場合について説明したが、より多くの種類のデータに
ついても本発明が適用できることは明白である。この場
合には各セレクタの入力ビツト数を増やし、DFFを増
設すれば良い。
Although the present embodiment has been described for the case where three types of data are input, it is obvious that the present invention can be applied to more types of data. In this case, the number of input bits of each selector may be increased and the number of DFFs may be increased.

発明の詳細 な説明したように本発明は、前回送出したデータ及び競
合状態の有無に応じてデータを送出するように構成した
ことにより、入力すべきクロックが共通化でき、簡単な
制御で優先処理が行えるという効果がある。
As described in detail, the present invention is configured to transmit data according to the previously transmitted data and the presence or absence of a race condition, so that the clock to be input can be shared, and priority processing can be performed with simple control. This has the effect of allowing you to do this.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の実施例による優先処理システムの構成
を示す回路図、第2図は第1図のシステムの動作を示す
表、第3図は第1図の各セレクタの選択条件を示す表、
第4図は従来の優先処理システムの回路図である。 主要部分の符号の説明 11〜13・・・・・・インバータ 14〜18・・・・・・アント回路 21〜23・・・・・セレクタ 31゜ 2・・・・・・オア回路 33゜ 34・・・・・DFP
FIG. 1 is a circuit diagram showing the configuration of a priority processing system according to an embodiment of the present invention, FIG. 2 is a table showing the operation of the system in FIG. 1, and FIG. 3 shows selection conditions for each selector in FIG. 1. table,
FIG. 4 is a circuit diagram of a conventional priority processing system. Explanation of symbols of main parts 11-13... Inverter 14-18... Ant circuit 21-23... Selector 31° 2... OR circuit 33° 34 ...DFP

Claims (1)

【特許請求の範囲】[Claims] (1)入力されるN種類(Nは2以上の整数)のデータ
のうちの1つに対応するデータを送出する優先処理シス
テムであって、自システムが直前に送出したデータを保
持する保持手段と、前記N種類のデータのうちの複数の
データが競合して入力されていることを検出する競合検
出手段と、この競合検出手段が競合状態を検出した場合
において、そのデータの中に前記保持手段に保持されて
いるデータが含まれているとき、その保持されているデ
ータを送出し、そのデータ中に前記保持手段に保持され
ているデータが含まれていないとき、予め定められた優
先順位により選択した1つのデータに対応するデータを
送出する手段と、前記競合検出手段が競合状態を検出し
なかった場合、その入力されたデータに対応するデータ
を送出する手段とを有することを特徴とする優先処理シ
ステム。
(1) A priority processing system that sends out data corresponding to one of N types of input data (N is an integer of 2 or more), and a holding unit that holds the data that the system sent out immediately before. and conflict detection means for detecting that a plurality of data among the N types of data are input in conflict; and when the conflict detection means detects a conflict state, the retained When the data held in the holding means is included, the held data is sent, and when the data held in the holding means is not included, a predetermined priority order is sent. and means for transmitting data corresponding to the input data when the conflict detection means does not detect a conflict state. priority processing system.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004229287A (en) * 2003-01-18 2004-08-12 Samsung Electronics Co Ltd Method and system for allocating multiple-source to multiple-channel

Cited By (2)

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Publication number Priority date Publication date Assignee Title
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JP4662723B2 (en) * 2003-01-18 2011-03-30 三星電子株式会社 Method and system for assigning multiple sources to multiple channels

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