JPH04150038A - Semiconductor device - Google Patents
Semiconductor deviceInfo
- Publication number
- JPH04150038A JPH04150038A JP27556590A JP27556590A JPH04150038A JP H04150038 A JPH04150038 A JP H04150038A JP 27556590 A JP27556590 A JP 27556590A JP 27556590 A JP27556590 A JP 27556590A JP H04150038 A JPH04150038 A JP H04150038A
- Authority
- JP
- Japan
- Prior art keywords
- groove
- diffusion layer
- source diffusion
- substrate
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 238000009792 diffusion process Methods 0.000 claims abstract description 29
- 229910052751 metal Inorganic materials 0.000 claims abstract description 20
- 239000002184 metal Substances 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 239000010410 layer Substances 0.000 abstract description 34
- 238000000034 method Methods 0.000 abstract description 10
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 abstract description 7
- 229910052721 tungsten Inorganic materials 0.000 abstract description 7
- 239000010937 tungsten Substances 0.000 abstract description 7
- 229910052710 silicon Inorganic materials 0.000 abstract description 6
- 239000010703 silicon Substances 0.000 abstract description 6
- 238000001312 dry etching Methods 0.000 abstract description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 2
- 230000004913 activation Effects 0.000 abstract description 2
- 238000000137 annealing Methods 0.000 abstract description 2
- 229910052796 boron Inorganic materials 0.000 abstract description 2
- 238000005229 chemical vapour deposition Methods 0.000 abstract description 2
- 239000011229 interlayer Substances 0.000 abstract description 2
- 238000005468 ion implantation Methods 0.000 abstract description 2
- 238000001953 recrystallisation Methods 0.000 abstract description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 210000004709 eyebrow Anatomy 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体装置、特に詳しくは集積回路を構成す
るＭＯＳトランジスタの構造に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device, and more particularly to the structure of a MOS transistor constituting an integrated circuit.
［従来の技術］
第３図は、ＭＯＳトランジスタの一例として、Ｎチャネ
ルＭＯ３Ｉ−ランジスタの従来の構成を示す模式説明図
である。[Prior Art] FIG. 3 is a schematic explanatory diagram showing a conventional configuration of an N-channel MO3I-transistor as an example of a MOS transistor.
図において、１はＰ型シリコン基板、２はＮ型ドレイン
拡散層、３はＮ型ソース拡散層、４はＰ型拡散層、５は
ゲート絶縁膜、６はゲート電極、７は素子分離絶縁膜、
８は眉間絶縁膜、９は金属配線である。In the figure, 1 is a P-type silicon substrate, 2 is an N-type drain diffusion layer, 3 is an N-type source diffusion layer, 4 is a P-type diffusion layer, 5 is a gate insulating film, 6 is a gate electrode, and 7 is an element isolation insulating film. ,
8 is an insulating film between the eyebrows, and 9 is a metal wiring.
本構造は、現在の一般的な半導体プロセスにより製造さ
れる、−船釣なＮチャネルＭＯ３トランジスタであるの
で詳細な説明は省略する。Since this structure is a simple N-channel MO3 transistor manufactured by a current common semiconductor process, a detailed explanation will be omitted.
［発明が解決しようとする課題］
上記第３図の従来例の構造における問題点として、次の
ようなことが指運される。[Problems to be Solved by the Invention] The following problems are suggested in the structure of the conventional example shown in FIG. 3 above.
（１） 従来の構造のＭＯＳトランジスタを、ＬＳＩの
出力バッファの様な大電流を必要とするようなトランジ
スタとして集積回路に使用した場合、ＭＯＳトランジス
タ内では、ドレイン近傍において、インパクトイオナイ
ゼーションにより多数の電子、正孔対が発生する。この
とき正孔は基板に向かって移動し、基板電流が生じる。(1) When a MOS transistor with a conventional structure is used in an integrated circuit as a transistor that requires a large current, such as an LSI output buffer, a large number of Electron and hole pairs are generated. At this time, the holes move toward the substrate and a substrate current is generated.
第３図に示す従来例のようにＰ型板散層と、Ｎ型ソース
拡散層との距離が大きい場合には、Ｎ型ソース拡散層近
傍の基板電位が上昇し、特に０Ｍ０８回路のようにＰチ
ャネルＭＯ３Ｉ−ランジスタが隣接する場合には、この
基板電位上昇によりラッチアップを引き起こしてしまう
。When the distance between the P-type diffused layer and the N-type source diffusion layer is large, as in the conventional example shown in FIG. 3, the substrate potential near the N-type source diffusion layer increases, especially as in the 0M08 circuit If P-channel MO3I- transistors are adjacent to each other, this rise in substrate potential will cause latch-up.
（２） 上述した（１）の問題を避けるためにレイアウ
ト設計者は、Ｎ型ソース拡散層近傍に、Ｐ型板散層を配
置する様レイアウトを行なうが、Ｐ型板散層を配置する
分だけ回路パターンサイズが大きくなってしまい、集積
度を犠牲にしなくてはならなくなる。(2) In order to avoid the problem in (1) above, the layout designer performs a layout in such a way that a P-type diffused layer is placed near the N-type source diffusion layer. However, the circuit pattern size becomes larger, and the degree of integration must be sacrificed.
この発明は、上述したような問題点を解決するためにな
されたもので、回路パターンサイズを大きく取る必要な
く、且つ上述した（１）のようなラッチアップを避は得
るＭＯＳ Ｉ−ランジスタの構造を提供することを目的
としたものである。This invention was made to solve the above-mentioned problems, and provides a MOS I-transistor structure that does not require a large circuit pattern size and avoids latch-up as described in (1) above. The purpose is to provide the following.
［課題を解決するための手段］
この発明に係わる半導体装置は、ＭＯＳトランジスタの
ソース拡散層と金属配線との接続孔を少なくとも含む領
域の半導体層に溝を形成し、上記溝はソース拡散層を突
き抜け、ウェルまたは半導体基板まで達しており、且つ
上記溝内には金属が埋め込まれている構造を有するＭＯ
Ｓトランジスタである。[Means for Solving the Problems] In a semiconductor device according to the present invention, a groove is formed in a semiconductor layer in a region including at least a connection hole between a source diffusion layer of a MOS transistor and a metal wiring, and the groove connects the source diffusion layer to a metal wiring. An MO having a structure that penetrates through and reaches a well or semiconductor substrate, and metal is embedded in the groove.
It is an S transistor.
［作用］
この発明においては、ＭＯ３Ｉ−ランジスタのソース拡
散層と金属配線との接続孔下に溝を形成し、その溝を、
基板またはウェルまで達するような深さとし、さらにそ
の溝を金属で埋め込んでいる。[Function] In this invention, a groove is formed under the connection hole between the source diffusion layer of the MO3I-transistor and the metal wiring, and the groove is
The groove is deep enough to reach the substrate or well, and the groove is filled with metal.
従って従来では、平面的に、基板またはウェルに電位を
与えるＰ型板散層と、ソース拡散層とを接続していたも
のを、本発明においては、深さ方向に溝内の金属を通し
て接続している。このことより、
（１） ソース拡散層と、基板またはウェルとは非常に
短い距離を金属で接続しているため、接続は低抵抗であ
り、基板またはウェルと、ソース拡散層とは同電位とな
りラッチアップを生じない。Therefore, in the past, the source diffusion layer was connected to the P-type plate scattering layer that applies a potential to the substrate or the well in a two-dimensional manner, but in the present invention, the connection is made through the metal in the groove in the depth direction. ing. From this, (1) The source diffusion layer and the substrate or well are connected by metal over a very short distance, so the connection has low resistance, and the substrate or well and the source diffusion layer have the same potential. No latch-up occurs.
（２） 本発明では、ソース拡散層と、基板またはウェ
ルとは深さ方向で接続されるため、基本的に回路パター
ンサイズは増大しない。(2) In the present invention, the source diffusion layer and the substrate or well are connected in the depth direction, so basically the circuit pattern size does not increase.
［実施例コ
第１図は、この発明の一実施例を示すＮチャネルＭＯ３
Ｉ−ランジスタの断面構造図である。４．７を除く１〜
９は第３図の従来例の説明番ごおいて用いたものと同一
符号であり、その構成も同様であるので説明は省略する
。Embodiment FIG. 1 shows an N-channel MO3 showing an embodiment of the present invention.
FIG. 3 is a cross-sectional structural diagram of an I-transistor. 1~ except 4.7
Reference numeral 9 is the same as that used in the explanation of the conventional example in FIG. 3, and the structure is also the same, so the explanation will be omitted.
図において、１０はＮチャネルＭＯ３）−ランジスタの
Ｎ型ソース拡散層３を突き抜けて、Ｐ型シリコン基板１
に達するよう形成された溝であり、１１は溝１０内に埋
め込まれた金属である。本例においては、タングステン
をＣＶＤ法により形成している。１２は金属１１とＰ型
シリコン基板１とをオーミック接合させるために形成さ
れた濃度の腐いＰ型板散層である。In the figure, 10 passes through the N-type source diffusion layer 3 of the N-channel MO3)-transistor and the P-type silicon substrate 1.
11 is a metal embedded in the groove 10. In this example, tungsten is formed by CVD. Reference numeral 12 denotes a thickened P-type plate scattering layer formed to form an ohmic contact between the metal 11 and the P-type silicon substrate 1.
以下、第１図の実施例に示したＭＯ３Ｉ−ランジスタの
製造工程を第２図（ａ）〜（ｄ）の工程手順図に従って
説明する。尚、 （ａ）に至るまでの工程は従来のもの
と変わらないので省略する。Hereinafter, the manufacturing process of the MO3I-transistor shown in the embodiment shown in FIG. 1 will be explained according to the process flowcharts shown in FIGS. 2(a) to 2(d). Note that the steps up to step (a) are the same as those of the conventional method and will therefore be omitted.
（ａ）マスクフォト工程により、溝１０を形成する領域
にフォトレジストを残さないようにして、まず眉間絶縁
膜８をドライエツチング法によりエツチングする。その
後さらにドライエツチング法により、シリコンを所望の
深さまでエツチングし、溝１０を形成する。(a) By a mask photo process, the glabellar insulating film 8 is first etched by dry etching so that no photoresist remains in the region where the groove 10 is to be formed. Thereafter, the silicon is further etched to a desired depth by dry etching to form the groove 10.
（ｂ）ボロンを、イオン注入法により所望のエネルギ、
ドーズ量で打ち込み、Ｐ型板散層１２を形成し、再結晶
化、活性化のためのアニールをおこなう。(b) Boron is implanted with desired energy by ion implantation method.
The implantation is performed at a certain dose to form a P-type plate scattering layer 12, and annealing is performed for recrystallization and activation.
（Ｃ）タングステンをＣＶＤ法により堆積し、その後エ
ッチバック法により、溝１０の内部にのみタングステン
１１を残す。(C) Tungsten is deposited by a CVD method, and then tungsten 11 is left only inside the groove 10 by an etch-back method.
（ｄ）その後は、従来の一般的な製造工程に従って製造
される。(d) Thereafter, it is manufactured according to conventional general manufacturing processes.
本実施例においては、溝１０に埋め込まれる金属１１と
、配線用の金属９とは異種のものを用いたが、同種のも
のを用いても構わない。その場合には製造工程はさらに
簡略化も可能である。また、本実施例においては、タン
グステンは、溝内に埋め込むためだけに使われたが、ソ
ース拡散層３、及びドレイン拡散層２と金属配線９との
接続孔内の埋め込み用と兼用することも可能である。In this embodiment, the metal 11 embedded in the groove 10 and the metal 9 for wiring are different types, but they may be the same type. In that case, the manufacturing process can be further simplified. Furthermore, in this example, tungsten was used only for filling in the trench, but it may also be used for filling in the connection hole between the source diffusion layer 3 and the drain diffusion layer 2 and the metal wiring 9. It is possible.
［発明の効果］
この発明は、以上説明した通り、ＭＯ３Ｉ−ランジスタ
のソース拡散層と、金属配線との接続孔下の半導体層に
、ソース拡散層を突き抜けて基板またはウェルに達する
溝を設け、その溝内に金属を埋め込んだ構造を提供して
いる。これにより、ＬＳＩの出力バッファの様に、大電
流を必要とするような場合においても、ソース拡散層と
基板またはウェル間の抵抗を、非常に低抵抗とすること
ができ、ラッチアップを防止することができる。[Effects of the Invention] As explained above, the present invention provides a groove in the semiconductor layer below the connection hole between the source diffusion layer of the MO3I-transistor and the metal wiring, which penetrates through the source diffusion layer and reaches the substrate or well. We provide a structure in which metal is embedded within the groove. This allows the resistance between the source diffusion layer and the substrate or well to be extremely low, preventing latch-up, even when a large current is required, such as in an LSI output buffer. be able to.
また、従来においては、ラッチアップを防止するために
、基板またはウェルと同導電型の拡散層を、ソース拡散
層と隣接して配置する必要があり、それにより回路パタ
ーンサイズの増大を招いていたが、本発明においては、
その必要もないため、集積度の向上も図ることが可能で
ある。Additionally, in the past, in order to prevent latch-up, it was necessary to place a diffusion layer of the same conductivity type as the substrate or well adjacent to the source diffusion layer, which led to an increase in the circuit pattern size. However, in the present invention,
Since this is not necessary, it is possible to improve the degree of integration.
第１図は、この発明の一実施例を示すＮチャネルＭＯ３
トランジスタの模式構造断面図、第２図（ａ）〜（ｄ）
は、実施例のＮチャネルＭＯ３Ｉ−ランジスタの工程説
明図、第３図は、従来の一般的ＮチャネルＭＯＳ ）−
ランジスタの模式構造断面図である。
図において、１はＰ型シリコン基板、２はＮ型ドレイン
拡散層、３はＮ型ソース拡散層、４はＰ型拡散層、５は
ゲート絶縁膜、６はゲート電極、７は素子分離絶縁膜、
８は層間絶縁膜、９は金属配線、１０は半導体基板内に
形成された溝、１１は溝内に埋め込まれた金属（タング
ステン）、２は、
溝下に形成されたＰ型拡散層である。
以上FIG. 1 shows an N-channel MO3 according to an embodiment of the present invention.
Schematic structural cross-sectional diagram of a transistor, Fig. 2 (a) to (d)
3 is a process explanatory diagram of the N-channel MO3I-transistor of the embodiment, and FIG. 3 is a conventional general N-channel MOS)-
FIG. 3 is a schematic structural cross-sectional view of a transistor. In the figure, 1 is a P-type silicon substrate, 2 is an N-type drain diffusion layer, 3 is an N-type source diffusion layer, 4 is a P-type diffusion layer, 5 is a gate insulating film, 6 is a gate electrode, and 7 is an element isolation insulating film. ,
8 is an interlayer insulating film, 9 is a metal wiring, 10 is a groove formed in the semiconductor substrate, 11 is a metal (tungsten) embedded in the groove, and 2 is a P-type diffusion layer formed under the groove. . that's all
Claims (1)
トランジスタのソース拡散層と金属配線との接続孔を少
なくとも含む領域の半導体層には溝が形成され、上記溝
はソース拡散層を突き抜けウェルまたは基板内に達して
おり、且つ上記溝内には金属が埋め込まれていることを
特徴とする半導体装置。In a semiconductor device of a MOS transistor, the above-mentioned MOS
A groove is formed in the semiconductor layer in a region including at least a connection hole between the source diffusion layer of the transistor and the metal wiring, and the groove penetrates through the source diffusion layer and reaches into the well or the substrate, and a metal A semiconductor device characterized by being embedded with.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27556590A JPH04150038A (en) | 1990-10-15 | 1990-10-15 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27556590A JPH04150038A (en) | 1990-10-15 | 1990-10-15 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04150038A true JPH04150038A (en) | 1992-05-22 |
Family
ID=17557222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27556590A Pending JPH04150038A (en) | 1990-10-15 | 1990-10-15 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04150038A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008131038A (en) * | 2006-11-16 | 2008-06-05 | Internatl Business Mach Corp <Ibm> | Method and structure for reducing floating body effect in mosfet device |
-
1990
- 1990-10-15 JP JP27556590A patent/JPH04150038A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008131038A (en) * | 2006-11-16 | 2008-06-05 | Internatl Business Mach Corp <Ibm> | Method and structure for reducing floating body effect in mosfet device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| GB2320812A (en) | Method for forming a triple well of a semiconductor device | |
| GB2257563A (en) | A cmos semiconductor device and manufacturing method therefor | |
| JPH05129429A (en) | Semiconductor device and manufacture thereof | |
| US6445048B1 (en) | Semiconductor configuration having trenches for isolating doped regions | |
| Chen | CMOS—The emerging VLSI technology | |
| US5972745A (en) | Method or forming self-aligned halo-isolated wells | |
| JP3536693B2 (en) | Semiconductor storage device and method of manufacturing the same | |
| JP4149109B2 (en) | Semiconductor integrated circuit device and manufacturing method thereof | |
| Koburger et al. | A half-micron CMOS logic generation | |
| JP4477197B2 (en) | Manufacturing method of semiconductor device | |
| US6791147B1 (en) | Semiconductor memory device and method for manufacturing the same | |
| JP2797798B2 (en) | Semiconductor device having buried contact for preventing penetration and method of manufacturing the same | |
| JPS62149163A (en) | Manufacture of complementary mos integrated circuit | |
| JPH04150038A (en) | Semiconductor device | |
| JP2993784B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPH04328861A (en) | Semiconductor integrated circuit device and manufacture thereof | |
| JPH04150039A (en) | Semiconductor device | |
| JPH1168124A (en) | Semiconductor device and its manufacture | |
| JP3127951B2 (en) | Semiconductor device and manufacturing method thereof | |
| US6320245B1 (en) | Radiation-hardened semiconductor device | |
| JPH04196440A (en) | Semiconductor device | |
| JP2523645B2 (en) | Semiconductor memory device and manufacturing method thereof | |
| JP2808620B2 (en) | Method for manufacturing semiconductor device | |
| JPH04150070A (en) | Semiconductor device | |
| JPH03159270A (en) | Semiconductor device and manufacture thereof |