JPH04147494A - Program circuit - Google Patents
Program circuitInfo
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- JPH04147494A JPH04147494A JP2272756A JP27275690A JPH04147494A JP H04147494 A JPH04147494 A JP H04147494A JP 2272756 A JP2272756 A JP 2272756A JP 27275690 A JP27275690 A JP 27275690A JP H04147494 A JPH04147494 A JP H04147494A
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- 238000010586 diagram Methods 0.000 description 3
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- GFRROZIJVHUSKZ-FXGMSQOLSA-N OS I Natural products C[C@@H]1O[C@@H](O[C@H]2[C@@H](O)[C@@H](CO)O[C@@H](OC[C@@H](O)[C@@H](O)[C@@H](O)CO)[C@@H]2NC(=O)C)[C@H](O)[C@H](O)[C@H]1O GFRROZIJVHUSKZ-FXGMSQOLSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は１０グラム回路に係り、特に半導体記憶回路の
プログラム回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a 10-gram circuit, and more particularly to a program circuit for a semiconductor memory circuit.
従来のこの種のプログラム回路は、第２図のような回路
である。第２図において、ＶＣＣｔ源■工と接地との間
に、ヒユーズ素子ＦとＮチャネル型ＭＯ３）ランジスタ
Ｔ３との直列体を接続し、さらにＰチャネル型ＭＯＳト
ランジスタＴ、とＮチャネル型ＭＯＳトランジスタＴ２
との直列体を設け、ゲートを共通接続して、ヒユーズ素
子Ｆの一端に接続される。出力端子ｏｕｔは、トランジ
スタＴ３のゲートに接続される。A conventional program circuit of this type is a circuit as shown in FIG. In FIG. 2, a series body of a fuse element F and an N-channel MOS transistor T3 is connected between the VCCt source and the ground, and a P-channel MOS transistor T and an N-channel MOS transistor T2 are connected in series.
are connected to one end of the fuse element F with their gates connected in common. The output terminal out is connected to the gate of transistor T3.
今、ヒユーズ素子Ｆが切断されていない場合、Ｐ型ＭＯ
ＳトランジスタＴ１とＮ型ＭＯＳトランジスタＴ２との
ゲート入力信号はハイレベルとなり、Ｐ型ＭＯ３）ラン
ジスタＴ、はＯＦＦ状態。Now, if fuse element F is not cut, P-type MO
The gate input signals of the S transistor T1 and the N-type MOS transistor T2 are at high level, and the P-type transistor T is in an OFF state.
Ｎ型ＭＯＳトランジスタＴ２はＯＮ状態となり。N-type MOS transistor T2 is turned on.
出力端子ｏｕｔの電荷は、Ｎ型ＭＯ３）ランジスタＴ２
を通じて接地（ＧＮＤ）に流れ込み、出力端子ｏ ｕ
ｔはロウレベルとなる。また、出力端子ｏｕｔの電圧を
ゲート入力とするＮ型ＭＯ３ｔ−ランジスタＴ３にＯＦ
Ｆ状態となる。よって、出力端子ｏｕｔは、ロウレベル
に保たれる。The charge at the output terminal out is the N-type MO3) transistor T2.
flows into the ground (GND) through the output terminal o u
t becomes low level. Also, OF
It becomes F state. Therefore, the output terminal out is kept at low level.
一方ヒユーズ素子Ｆが切断されている場合、Ｐ型ＭＯ３
）−ランジスタＴ１とＮ型Ｍ ＯＳ ＋〜ランジスタＴ
２のゲート入力は、ロウレベルとなる。On the other hand, if fuse element F is disconnected, P-type MO3
) - transistor T1 and N type MOS + ~ transistor T
The gate input of No. 2 becomes low level.
これによって、Ｐ型ＭＯＳトランジスタＴ１はＯＮ状態
、Ｎ型ＭＯＳ）ランジスタＴ２はＯＦＦ’ＦＦ上なり、
Ｐ型ＭＯＳトランジスタＴ１を通じて出力端子ｏｕｔに
電源電圧が供給され、出力端子ｏｕｔはハイレベルとな
る。また、Ｎ型ＭＯＳ）ランジスタＴ３はＯＮ状態に固
定される。よって出力端子ｏｕｔはハイレベルに保たれ
る。As a result, the P-type MOS transistor T1 is in the ON state, and the N-type MOS transistor T2 is in the OFF'FF state.
A power supply voltage is supplied to the output terminal out through the P-type MOS transistor T1, and the output terminal out becomes high level. Further, the N-type MOS transistor T3 is fixed in the ON state. Therefore, the output terminal out is kept at a high level.
前述した従来のプログラム回路では、ヒユーズ素子Ｆの
切断がうまくおこなわれながった場合、所望の出力デー
タが得られないという欠点がある。The above-described conventional programming circuit has the disadvantage that desired output data cannot be obtained if the fuse element F is not properly blown.
近年ますます半導体記憶装置の大容量化が進み、その為
にアドレスの本数が増えるとともに、プログラム回路の
台数も増え続けている。プログラム回路の台数の増加は
、製品の置換歩留りに、大きな影響を与える。In recent years, the capacity of semiconductor memory devices has been increasing more and more, and as a result, the number of addresses has increased, and the number of program circuits has also continued to increase. An increase in the number of program circuits has a significant impact on product replacement yield.
ここで、ヒユーズ素子Ｆの切断歩留りをＸとし、１０グ
ラム回路の台数をＡ個とすると、製品レベルでの置換歩
留りは、以下の式で表わせる。Here, assuming that the cutting yield of the fuse element F is X and the number of 10-gram circuits is A, the replacement yield at the product level can be expressed by the following equation.
ｙ＝ （ｘ／１００）ＡＸｌｏｏ ・−・（
１）ここで、仮に切断歩留りｘ−９８％とし、プログラ
ム回路Ａ＝５個とすると、置換歩留りｙは９０．４％で
あり、またプログラム回路の台数が増えると、Ａ＝１０
個で、８１．７％と置換歩留りが低下する。y= (x/100)AXloo ・−・(
1) Here, if the cutting yield is x-98% and the program circuit A = 5, the replacement yield y is 90.4%, and if the number of program circuits increases, A = 10.
In this case, the replacement yield decreases to 81.7%.
本発明の目的は、前記欠点を解決し、ヒユーズ素子の切
断が不完全でも、正確に機能し、置換歩留りの向上を図
ったプログラム回路を提供することにある。SUMMARY OF THE INVENTION It is an object of the present invention to provide a program circuit which solves the above-mentioned drawbacks, functions accurately even if the fuse element is incompletely blown, and improves the replacement yield.
本発明のプログラム回路の構成は、ヒユーズ素子の切断
により状態反転するフリップフロップ回路を複数設け、
前記フリップフロップ回路の出力を入力とするＮＯＲゲ
ートを設けたことを特徴とする。The configuration of the program circuit of the present invention includes a plurality of flip-flop circuits whose state is reversed when a fuse element is cut.
The present invention is characterized in that a NOR gate whose input is the output of the flip-flop circuit is provided.
次に図面を参照しながら本発明を説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の一実施例のプログラム回路を示す回路
図である。第１図において、本実施例は、複数のフリッ
プフロップ回路Ｋ ３． Ｋ ２’ 。FIG. 1 is a circuit diagram showing a program circuit according to an embodiment of the present invention. In FIG. 1, the present embodiment includes a plurality of flip-flop circuits K3. K2'.
・・−ＫｆｉとＮＯＲゲートＮ１とを備えている。フリ
ップフロップ回路に１は、フリップフロップ回路ＫＯ９
・・・、フリップフロップ回路に、と同一回路構成とな
っている。フリップフロップ回路に１は、ヒユーズ素子
Ｆと、Ｐ型ＭＯ３）ランジスタＴ１と、Ｎ型ＭＯＳ）ラ
ンジスタＴ２．Ｔ、とを備えている。フリップフロップ
回路に、、に２゜・・・、Ｋｆｉの動作については、従
来のものと同じである。...-Kfi and a NOR gate N1. 1 in the flip-flop circuit is the flip-flop circuit KO9
. . . has the same circuit configuration as a flip-flop circuit. The flip-flop circuit 1 includes a fuse element F, a P-type MO3) transistor T1, an N-type MOS transistor T2. It is equipped with T. The operations of the flip-flop circuits, 2 degrees, . . . , Kfi are the same as those of the conventional circuit.
フリ・ツブフロップ回路に、、に２． ・・・、Ｋ。To the free-tub flop circuit, 2. ..., K.
は、ヒユーズ素子Ｆを切断または、切断しない状態でデ
ータを出力する。所望の出力データの為ヒユーズ素子Ｆ
を切断すると仮定すると、全てのフリ・１１７０７１回
路に１．・・・、ＫＩｌのヒユーズ素子Ｆが切断された
場合、ＮＯＲ回路Ｎ１の入力は全てハイレベルとなり、
出方端子ｏｕｔには、ロウレベルが出力される。この時
、フリップフロ・ツブ回路Ｋｌ、・・・、にゎのヒユー
ズ素子Ｆのうち例えばフリップフロップ回路に１のヒユ
ーズ素子Ｆだけが切断され、他のフリップフロップ回路
に２．・・・、にゎのヒユーズ素子Ｆを切断がうまく行
なわれていなかった場合でも、ＮＯＲ回路Ｎ１のために
出力端子ｏｕｔにはロウレベルが出力される。また、フ
リ・ツブフロップ回路に１．・・・Ｋ、のヒユーズ素子
Ｆを切断しない場合は、フリップフロップ回路に１．・
・・、に、の出力は、全てロウレベルとなり、ＮＯＲ回
路Ｎ１の入力は全てロウレベルとなるため、出力端子ｏ
ｕｔはハイしベルとなる。outputs data with or without cutting the fuse element F. Fuse element F for desired output data
Assuming that the 117071 circuit is disconnected, 1. ..., when fuse element F of KIl is disconnected, all inputs of NOR circuit N1 become high level,
A low level is output to the output terminal out. At this time, among the fuse elements F of the flip-flop circuits Kl, . . . . Even if the fuse element F is not cut properly, a low level is output to the output terminal OUT due to the NOR circuit N1. In addition, 1. ...K, if the fuse element F of the flip-flop circuit is not disconnected, 1.・
..., all outputs are at low level, and all inputs of NOR circuit N1 are at low level, so the output terminal o
ut goes high and becomes a bell.
以上説明したように、本発明は、フリップフロ・ツブ回
路を複数個使用する事により、製品レベルでの置換歩留
りを向上できる効果がある。ここで、ヒユーズ素子Ｆの
切断歩留りをＸ、プログラム回路の台数Ａ、フリップフ
ロ・ツブ回路の台数ｎとすると、製品レベルでの置換歩
留りｙは１次式％式％
仮りに、従来の切断歩留りをｘ−９８％とし、プログラ
ム回路の台数をＡ＝１０台、フリップフロップ回路の台
数をｎ＝２台とすると、従来のプログラム回路では、置
換歩留りはｙ＝ｓｉ、７％、本実施例のプログラム回路
では、置換歩留りはｙ＝９９．６％となり、大幅に改善
される。As explained above, the present invention has the effect of improving the replacement yield at the product level by using a plurality of flip-flop circuits. Here, if the cutting yield of the fuse element F is X, the number of program circuits A, and the number of flip-flop circuits n, then the replacement yield y at the product level is expressed by the linear formula %.For example, if the conventional cutting yield is x - 98%, the number of program circuits is A = 10, and the number of flip-flop circuits is n = 2. In the conventional program circuit, the replacement yield is y = si, 7%, and the program of this embodiment In the circuit, the replacement yield is y=99.6%, which is significantly improved.
第１図は本発明の一実施例のプログラム回路の回路図、
第２図は従来のプログラム回路の回路図である。
Ｋ、、に２．・・・、に０・−・フ鵞ノツプフロ・ンブ
回を各。
■ｌ・・・〜’ｃｃ端子、Ｆ・・・ヒユーズ素子、Ｔ１
・・・Ｐ型Ｍ ＯＳ Ｉ・”：ｙ ンジスタ、Ｔ２．Ｔ
、＝−Ｎ型Ｍ ＯＳ １−ランジスタ、Ｎｌ・・・ＮＯ
Ｒ回路、ｏｕｔ・・・出力端子。FIG. 1 is a circuit diagram of a program circuit according to an embodiment of the present invention;
FIG. 2 is a circuit diagram of a conventional program circuit. K, 2. ..., 0...--fuenotupuro-mbu times each. ■l...~'cc terminal, F...fuse element, T1
...P type M OS I・”:y resistor, T2.T
, =-N type M OS 1-transistor, Nl...NO
R circuit, out...output terminal.
Claims (1)
プ回路を複数設け、前記フリップフロップ回路の出力を
入力とするＮＯＲゲートを設けたことを特徴とするプロ
グラム回路。1. A program circuit comprising: a plurality of flip-flop circuits whose states are inverted when a fuse element is cut; and a NOR gate whose input is the output of the flip-flop circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2272756A JPH04147494A (en) | 1990-10-11 | 1990-10-11 | Program circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2272756A JPH04147494A (en) | 1990-10-11 | 1990-10-11 | Program circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04147494A true JPH04147494A (en) | 1992-05-20 |
Family
ID=17518315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2272756A Pending JPH04147494A (en) | 1990-10-11 | 1990-10-11 | Program circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04147494A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6281739B1 (en) | 1998-07-06 | 2001-08-28 | Nec Corporation | Fuse circuit and redundant decoder |
-
1990
- 1990-10-11 JP JP2272756A patent/JPH04147494A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6281739B1 (en) | 1998-07-06 | 2001-08-28 | Nec Corporation | Fuse circuit and redundant decoder |
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