JPH04139760A - Semiconductor storage device - Google Patents
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Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し、特に超高速。[Detailed description of the invention] [Industrial application field] The present invention relates to semiconductor memory devices, particularly ultra-high speed devices.
高集積のバイポーラスタティックメモリに関する。Concerning highly integrated bipolar static memory.
第５図は従来の抵抗負荷型バイポーラスタティックＲＡ
Ｍ半導体記憶装置におけるメモリセルの回路図であり、
一般にダイオードクランプ型マルチエミッタセルと呼ば
れているものである。Figure 5 shows a conventional resistive load type bipolar static RA.
It is a circuit diagram of a memory cell in an M semiconductor memory device,
This is generally called a diode clamp type multi-emitter cell.
この半導体記憶装置では、メモリセルはフリップフロッ
プを構成する２つのマルチェミ°ツタのＮＰＮ）ランジ
スタＱ、、Ｑ、と、両端にショットキーバリアダイオー
ドＳＢＤ、、ＳＢＤ！をそれぞれ並列接続した負荷抵抗
Ｒ１，Ｒ１とからなる。In this semiconductor memory device, the memory cell consists of two multi-type NPN (NPN) transistors Q, Q, which constitute a flip-flop, and Schottky barrier diodes SBD, SBD! at both ends. and load resistors R1 and R1 connected in parallel, respectively.
このショットキーバリアダイオードＳＢＤ、、ＳＢＤ！
は負荷抵抗ＲＩ、Ｒｔのインピーダンスを下げる役割を
果たす。This Schottky barrier diode SBD,, SBD!
serves to lower the impedance of the load resistances RI and Rt.
このメモリセルは記憶保持状態では、例えば−方のトラ
ンジスタＱ１が動作状態となり、コレクタニ保持電流ｉ
ｏを流すので、このコレクタに接続されている他方の
トランジスタＱ２のベースが低電位となり、これを非動
作状態に設定するので他方のトランジスタＱ２のコレク
タ電位は高電位となる。すなわち、２つのトランジスタ
Ｑ、、Ｑ２のどちらかのトランジスタが動作状態である
かにより情報を蓄えることができる。When this memory cell is in a memory holding state, for example, the negative transistor Q1 is in an operating state, and the collector holding current i
Since this current flows, the base of the other transistor Q2 connected to this collector becomes a low potential, and since this is set to a non-operating state, the collector potential of the other transistor Q2 becomes a high potential. That is, information can be stored depending on which of the two transistors Q, Q2 is in an operating state.
第６図は第５図の回路図のうちトランジスタＱ１ショッ
トキーバリアダイオードＳＢＤ、、負荷抵抗Ｒ３を含む
部分の断面図である。すなわち、Ｐ型シリコン基板１と
、この基板表面に埋込まれたＮ゛型埋込層２および気層
成長された不純物濃度Ｉ ＸＩＯ”ｃ ｍ” 、厚さ１
．０μｍのＮ型エピタキシャル層３からなる半導体基板
に形成されており、絶縁分離領域１０で画成された前記
Ｎ型エピタキシャル層３をコレクタ領域とし、かつこの
Ｎ型エピタキシャル層３に形成された不純物濃度が１×
１０１０ｌｌ１ゴのＰ型ベース領域４と、このＰ型へ一
ス領域４内に形成された第１．第２エミンタ層５゜６と
からなるＮＰＮ ）ランジスタＱ、 （または、Ｑ、
）を有している。また、Ｐ型ベース領域４の一部を利用
して形成されたＰ型不純物濃度が１×１０１７ｃｍ３．
深さ約０．２μｍのＰ型拡散抵抗領域１３（負荷抵抗Ｒ
５またはＲ２）を有し、さらに、Ｐ型拡散領域７の端部
に設けられた負荷抵抗端子電極１４の直下に形成される
白金シリサイド層７とＮ型エピタキシャル層３との界面
に形成されるショットキーバリアダイオードＳＢＤ、（
または、５ＢＤ２）とを有している。なお、１１，１２
．１５はそれぞれベース電極、コレクタ電極、エミッタ
電極である。FIG. 6 is a sectional view of a portion of the circuit diagram of FIG. 5 including the transistor Q1, the Schottky barrier diode SBD, and the load resistor R3. That is, a P-type silicon substrate 1, an N-type buried layer 2 buried in the surface of this substrate, an impurity concentration IXIO"cm" grown in a vapor layer, and a thickness 1
．． It is formed on a semiconductor substrate consisting of an N-type epitaxial layer 3 with a thickness of 0 μm, the N-type epitaxial layer 3 defined by an insulating isolation region 10 is used as a collector region, and the impurity concentration formed in this N-type epitaxial layer 3 is is 1×
A P-type base region 4 of 1010ll1 and a first base region 4 formed within this P-type base region 4. NPN) transistor Q, (or Q,
)have. Further, the P-type impurity concentration formed using a part of the P-type base region 4 is 1×10 17 cm 3 .
P-type diffused resistance region 13 (load resistance R
5 or R2), and is further formed at the interface between the platinum silicide layer 7 and the N-type epitaxial layer 3, which are formed directly under the load resistance terminal electrode 14 provided at the end of the P-type diffusion region 7. Schottky barrier diode SBD, (
or 5BD2). In addition, 11, 12
．． 15 are a base electrode, a collector electrode, and an emitter electrode, respectively.
このような従来のメモリセルにおいては、抵抗素子を負
荷として用いているため、メモリセル内に抵抗素子を設
ける必要があり、抵抗素子のために大きな面積が必要と
されている。すなわち、第６図に示した例では、Ｎ型エ
ピタキシャル層３内にＰ型拡散領域１３を形成して負荷
抵抗Ｒ３を形成している。このため、メモリの集積度の
増大に伴って、一つのメモリセルの面積を縮小する要求
が生じるが、前記したメモリセルでは、負荷抵抗を形成
するための領域によってメモリセルの面積を縮小するの
には限度があり、大容量のメモリを構成するのが難しい
という問題がある。In such conventional memory cells, since a resistive element is used as a load, it is necessary to provide the resistive element within the memory cell, and a large area is required for the resistive element. That is, in the example shown in FIG. 6, a P-type diffusion region 13 is formed in the N-type epitaxial layer 3 to form the load resistor R3. For this reason, as the degree of integration of memory increases, a demand arises to reduce the area of a single memory cell. There is a problem that there are limitations and it is difficult to configure large capacity memory.
本発明の目的は占有面積の小さいメモリセルで構成され
る半導体記憶装置を捷供することにある。An object of the present invention is to provide a semiconductor memory device composed of memory cells occupying a small area.
本発明の半導体記憶装置は、トランジスタに接続するシ
ョットキーバリアダイオードを、バイポーラトランジス
タを形成する半導体層と第１の高融点金属との接合で構
成される第１のショットキーバリアダイオードと、半導
体層と第２の高融点金属との接合で構成される第２のシ
ョットキーバリアダイオードとを並列接続した構成とし
ている。The semiconductor memory device of the present invention includes a Schottky barrier diode connected to a transistor, a first Schottky barrier diode formed by a junction of a semiconductor layer forming a bipolar transistor and a first high melting point metal, and a semiconductor layer. and a second Schottky barrier diode constituted by a junction with a second high melting point metal are connected in parallel.
ここで、第１のショットキーバリアダイオードと、第２
のショットキーバリアダイオードとを半導体層上の接し
た領域に形成することができる。Here, the first Schottky barrier diode and the second Schottky barrier diode
A Schottky barrier diode and a Schottky barrier diode can be formed in adjacent regions on the semiconductor layer.
また、例えば、Ｎ型エピタキシャル層に第１の高融点金
属として白金シリサイドを用い、第２の高融点金属とし
てチタンタングステンを用いる。Further, for example, platinum silicide is used as the first high melting point metal in the N-type epitaxial layer, and titanium tungsten is used as the second high melting point metal.
〔作用］
本発明によれば、第１のショットキーバリアダイオード
と第２のショットキーバリアダイオードとを並列接続す
ることで、トランジスタに負荷抵抗を接続しな（とも記
憶動作が可能となり、メモリセル内に負荷抵抗を形成す
る必要を無くし、メモリセルの面積を縮小する。[Function] According to the present invention, by connecting the first Schottky barrier diode and the second Schottky barrier diode in parallel, memory operation is possible without connecting a load resistor to the transistor, and the memory cell This eliminates the need to form a load resistor within the memory cell and reduces the area of the memory cell.
次に、本発明を図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の一実施例のメモリセルの断面図であり
、第２図はその回路接続図である。第１図において、Ｐ
型シリコン基板１上にＮ゛型埋込層２を有し、この上に
気相成長させた不純物濃度がｌＸｌ０”ｃｍ３．厚さ１
．０μｍのＮ型エピタキシャル層３を有する半導体基板
に構成されている。FIG. 1 is a sectional view of a memory cell according to an embodiment of the present invention, and FIG. 2 is a circuit connection diagram thereof. In Figure 1, P
An N-type buried layer 2 is formed on a N-type silicon substrate 1, and an impurity concentration of 1X10"cm3.Thickness 1
．． The semiconductor substrate has an N-type epitaxial layer 3 having a thickness of 0 μm.
そして、絶縁分離領域１０で画成されたＮ型エピタキシ
ャル層３をコレクタ領域とし、このＮ型エピタキシャル
層３に形成された不純物濃度が１×１０”ｃｍ’のＰ型
ベース領域４と、このＰ型へ一ス領域４内に形成された
第１．第２エミッタ層５゜６とからなるＮＰＮ ）ラン
ジスタＱ、 （または、Ｑ、）を備えている。３Ａは
Ｎ゛型コレクタコンタクト層である。The N-type epitaxial layer 3 defined by the insulating isolation region 10 is used as a collector region, and the P-type base region 4 formed in this N-type epitaxial layer 3 and having an impurity concentration of 1×10 cm It is provided with an NPN transistor Q, (or Q,) consisting of a first emitter layer 5 and a second emitter layer 5.6 formed in the base region 4. 3A is an N type collector contact layer. .
さらに、前記Ｎ型エピタキシャル層３の一部には、表面
を白金シリサイド化して形成した白金シリサイド層７を
形成し、この白金シリサイド層７とＮ型エピタキシャル
層３との界面に、面積が４０μｍ！の第１のショットキ
ーバリアダイオードＳＢＤ、（または５ＢＤ３）を構成
している。また、この白金シリサイド層７上に形成する
チタンタングステン（ＴｉＷ）層８の一部を白金シリサ
イド層７の周囲でＮ型エピタキシャル層３に接触させ、
この接触領域においてチタンタングステン層８とＮ型エ
ピタキシャル層３との界面に、面積が０．４μｍ２の第
２のジョツキ−バリアダイオードＳＢＤ、（または、Ｓ
ＢＤ、）を構成している。Further, a platinum silicide layer 7 is formed on a part of the N-type epitaxial layer 3 by converting the surface to platinum silicide, and the interface between the platinum silicide layer 7 and the N-type epitaxial layer 3 has an area of 40 μm! The first Schottky barrier diode SBD (or 5BD3) is configured. Further, a part of the titanium tungsten (TiW) layer 8 formed on the platinum silicide layer 7 is brought into contact with the N-type epitaxial layer 3 around the platinum silicide layer 7,
At the interface between the titanium tungsten layer 8 and the N-type epitaxial layer 3 in this contact region, a second jockey barrier diode SBD (or
BD,).
なお、９はショットキーバリアダイオード電極、１１．
１２．１５はそれぞれベース電極、コレクタ電極、エミ
ッタ電極である。In addition, 9 is a Schottky barrier diode electrode, 11.
12 and 15 are a base electrode, a collector electrode, and an emitter electrode, respectively.
そして、第１図に示した構造を一対設けてこれを交差的
に接続することで、第２図の回路が構成される。ここで
、Ｒ２−Ｒ４はそれぞれコレクタ領域を構成するＮ型エ
ピタキシャル層３の内部抵抗である。By providing a pair of structures shown in FIG. 1 and connecting them crosswise, the circuit shown in FIG. 2 is constructed. Here, R2-R4 are internal resistances of the N-type epitaxial layer 3 constituting the collector region, respectively.
このように形成したショットキーバリアダイオードの電
気特性について説明する。第３図はショットキーバリア
ダイオードＳＢＤ、とＳＢＤ、を並列につないだ時の電
気特性を示す。The electrical characteristics of the Schottky barrier diode thus formed will be explained. FIG. 3 shows the electrical characteristics when Schottky barrier diodes SBD and SBD are connected in parallel.
一般に、ショットキーバリアダイオードの特性は次式で
表される。Generally, the characteristics of a Schottky barrier diode are expressed by the following equation.
１ ＝Ａ−Ｔ” ＥＸＰ （’１ φｗｏ／ｋＴ）・Ｅ
ＸＰ （ｑＶ／ｋＴ）
ここで、φ３゜はショットキー障壁の高さである。1 = A-T" EXP ('1 φwo/kT)・E
XP (qV/kT) Here, φ3° is the height of the Schottky barrier.
白金シリサイド層７とＮ型エピタキシャル層３とで構成
した第１のショットキーバリアダイオードＳＢＤ、のシ
ョットキー障壁の高さφ、。は０．８６■である。一方
、チタンタングステン層８とＮ型エピタキシャル層３と
で構成した第２のショットキーバリアダイオードＳＢＤ
、のショットキー障壁の高さφ、。は０．６である。し
たがって、ある電流における電圧ＶＦはＳＢＤ、の方が
Ｓ Ｂ Ｄ ｚより０．２２Ｖ大きい特性になる。５Ｂ
Ｄ２はショットキーの面積がＳＢＤ、よりも小さい（こ
こでは１／１００ ）ため、ダイオードの内部抵抗はＳ
ＢＤ。The Schottky barrier height φ of the first Schottky barrier diode SBD composed of the platinum silicide layer 7 and the N-type epitaxial layer 3. is 0.86■. On the other hand, a second Schottky barrier diode SBD composed of a titanium tungsten layer 8 and an N-type epitaxial layer 3
, the height of the Schottky barrier φ,. is 0.6. Therefore, the voltage VF at a certain current has a characteristic that SBD is 0.22V larger than SBDz. 5B
D2 has a Schottky area smaller than SBD (1/100 here), so the internal resistance of the diode is SBD.
B.D.
の１００倍となり、内部抵抗による電圧降下のため高電
流側でのＶＦは非常に大きくなる。一方、ＳＢＤ、は開
口面積が大きいため、ダイオードの内部抵抗は小さ（高
電流領域でのＶＦはＳＢＤ！のＶＦより小さなものとな
る。この二つのＳＢＤ。VF on the high current side becomes extremely large due to the voltage drop caused by the internal resistance. On the other hand, since the opening area of SBD is large, the internal resistance of the diode is small (VF in the high current region is smaller than that of SBD!).These two SBDs.
とＳＢＤ、を並列につないだ特性は、低電流領域ではＳ
ＢＤ、の特性を示し、高電流側ではＳＢＤ。The characteristic of connecting SBD and SBD in parallel is that S
It shows the characteristics of BD, and SBD on the high current side.
の特性を示す。shows the characteristics of
このような特性に基づいて、いま、形成されたＮＰＮ）
ランジスタがＱ２で、ショットキーバリアダイオードＳ
ＢＤ、の場合のメモリセルの動作を第２図を用いて説明
する。Based on these characteristics, the NPN that has now been formed
The transistor is Q2, and the Schottky barrier diode S
The operation of the memory cell in the case of BD will be explained using FIG.
メモリの保持状態においては、トランジスタＱ。In the memory retention state, transistor Q.
のコレクタ電位とトランジスタＱ２のコレクタ電位の電
位差によって情報を保持している。例えば、トランジス
タＱ、が動作状態にある時、トランジスタＱ１のコレク
タには保持電流１０が流れ、このコレクタに接続されて
いるショットキーバリアダイオードに電流が流れてその
両端に保持電流ｉ。Information is held by the potential difference between the collector potential of the transistor Q2 and the collector potential of the transistor Q2. For example, when transistor Q is in an operating state, a holding current 10 flows through the collector of transistor Q1, a current flows through a Schottky barrier diode connected to this collector, and a holding current i flows across it.
でのＶＦが電位差として生じる。この電位差によってト
ランジスタＱ１のコレクタは低電位となる。VF at is generated as a potential difference. This potential difference causes the collector of transistor Q1 to have a low potential.
したがって、トランジスタＱ１のコレクタに電気的に接
続されているトランジスタＱ２のベースも低電位となり
、トランジスタＱ！が非動作状態となる。すなわち、ト
ランジスタＱｔのコレクタには電流が流れず、ショット
キーバリアダイオードＳＢＤ、、ＳＢＤ、にはトランジ
スタＱ１のベース電流ｉｏ／β（βはトランジスタＱ１
の電流増幅率）のみが流れることとなる。したがって、
トランジスタＱ、のコレクタ電流におけるＳＢＤ、。Therefore, the base of transistor Q2, which is electrically connected to the collector of transistor Q1, also has a low potential, and transistor Q! becomes inactive. In other words, no current flows to the collector of the transistor Qt, and the base current io/β of the transistor Q1 (β is the base current io/β of the transistor Q1
(current amplification factor) will flow. therefore,
SBD, in the collector current of transistor Q.
ＳＢＤ、のＶＦがトランジスタＱ、のコレクタ電位とな
り、トランジスタＱ２のベース電流におけるＳＢＤ、、
ＳＢＤ、（７）ＶＦがトランジスタＱ２のコレクタ電位
となる。トランジスタＱ、のコレクタ電位とトランジス
タＱ２のコレクタ電位に差が生じることで情報が保持で
きる。VF of SBD becomes the collector potential of transistor Q, and SBD, , in the base current of transistor Q2,
SBD, (7) VF becomes the collector potential of transistor Q2. Information can be held by creating a difference between the collector potential of transistor Q and the collector potential of transistor Q2.
次に具体的な数字で説明する。保持電流１０が３０μＡ
でトランジスタＱ、のβが１００とすると、トランジス
タＱ、のコレクタ電位はＳＢＤ、の３０ＩＡでのＶＦと
なる。ｔ！３０μＡではＳＢＤ、には電流が流れず、Ｓ
Ｂ Ｄ ｓのみに流れるためＳＢＤ、の３０ｕＡでの
ＶＦ４２０ｍＶがトランジスタＱのコレクタ電位となる
。トランジスタＱ２のコレクタ電圧は３０μＡ／βすな
わち０，３μＡにおけるショットキーバリアダイオード
のＶＦがトランジスタＱ２の電位となる。０．３μＡ程
度の低電流ではＳＢＤ、に電流が流れる。したがって、
トランジスタＱ２のコレクタ電位は、ＳＢＤ、の０．３
μＡでのＶＦすなわち２００ｍＶとなる。このトランジ
スタＱ、とＱ、のコレクタ電位差の２２０ｍＶが生じる
ことで情報が蓄えられ、負荷抵抗を用いることなしにメ
モリセルを構成することができる。Next, we will explain using specific numbers. Holding current 10 is 30μA
When β of transistor Q is 100, the collector potential of transistor Q is VF at 30IA of SBD. T! At 30 μA, no current flows through SBD, and S
Since it flows only to B D s, VF420 mV at 30 uA of SBD becomes the collector potential of transistor Q. The collector voltage of the transistor Q2 is 30 μA/β, that is, the VF of the Schottky barrier diode at 0.3 μA becomes the potential of the transistor Q2. At a low current of about 0.3 μA, current flows through the SBD. therefore,
The collector potential of transistor Q2 is 0.3 of SBD.
The VF in μA is 200 mV. Information is stored due to the collector potential difference of 220 mV between the transistors Q, and a memory cell can be constructed without using a load resistor.
第４図は本発明の第２実施例の断面図であり、第１図と
同じ部分には同一符号を付しである。FIG. 4 is a sectional view of a second embodiment of the present invention, and the same parts as in FIG. 1 are designated by the same reference numerals.
この実施例のメモリセルは、第１のショットキーバリア
ダイオードＳＢＤ、と第２のショットキーバリアダイオ
ードＳ Ｂ Ｄ ｚとが接していない領域のＮ型エピタ
キシャル層３上にそれぞれ形成したものである。なお、
９Ａは第２のショットキーバリアダイオード電極である
。本実施例によっても第１の実施例と同様の効果を得る
ことができる。In the memory cell of this example, a first Schottky barrier diode SBD and a second Schottky barrier diode SBDz are formed on the N-type epitaxial layer 3 in a region where they are not in contact with each other. In addition,
9A is a second Schottky barrier diode electrode. This embodiment also provides the same effects as the first embodiment.
また、実施例では高融点金属として、白金シリサイド、
チタンタングステンを用いて説明したが、モリブデン、
金、タングステン等を用いることも可能である。In addition, in the examples, platinum silicide,
The explanation was made using titanium tungsten, but molybdenum,
It is also possible to use gold, tungsten, etc.
以上説明したように本発明は、２つのショットキーバリ
アダイオードを並列接続してトランジスタの負荷に接続
しているので、メモリセル内に負荷抵抗を形成する必要
がなく、メモリセルの面積を小さくでき、高集積高密度
の半導体記憶装置を得ることができる。As explained above, in the present invention, two Schottky barrier diodes are connected in parallel and connected to the load of the transistor, so there is no need to form a load resistance in the memory cell, and the area of the memory cell can be reduced. , a highly integrated and high density semiconductor memory device can be obtained.
第１図は本発明にかかるメモリセルの第１実施例の断面
図、第２図は第１図のメモリセルの回路図、第３図は第
１および第２シヨツトキーバリアダイオードを並列接続
した特性図、第４図は本発明の第２実施例の断面図、第
５図は従来のメモリセルの回路図、第６図は従来のメモ
リセルの断面図である。
１・・・Ｐ型シリコン基板、２・・・Ｎ゛型埋込層、３
・・・Ｎ型エピタキシャル層、４・・・Ｐ型ベース８Ｊ
［［，５・・・第１エミッタ層、６・・・第２エミッタ
層、７・・・白金シリサイド層、８・・・チタンタング
ステン層、９・・・ショットキーバリアダイオード電極
、１０・・・絶縁分離領域、１１・・・ベース電極、１
２・・・コレクタ電極、１３・・・Ｐ型拡散抵抗領域、
１４・・・負荷抵抗端子電極、１５・・・エミッタ電極
。FIG. 1 is a cross-sectional view of a first embodiment of a memory cell according to the present invention, FIG. 2 is a circuit diagram of the memory cell of FIG. 1, and FIG. 3 is a parallel connection of first and second shot key barrier diodes. FIG. 4 is a sectional view of a second embodiment of the present invention, FIG. 5 is a circuit diagram of a conventional memory cell, and FIG. 6 is a sectional view of a conventional memory cell. 1... P-type silicon substrate, 2... N'-type buried layer, 3
...N type epitaxial layer, 4...P type base 8J
[[, 5... first emitter layer, 6... second emitter layer, 7... platinum silicide layer, 8... titanium tungsten layer, 9... Schottky barrier diode electrode, 10...・Insulating separation region, 11...Base electrode, 1
2... Collector electrode, 13... P-type diffused resistance region,
14...Load resistance terminal electrode, 15...Emitter electrode.
Claims (1)
オードを接続してなるダイオードクランプ型のメモリセ
ルにおいて、前記ショットキーバリアダイオードを、前
記トランジスタを形成した半導体層と第１の高融点金属
との接合で構成される第１のショットキーバリアダイオ
ードと、前記半導体層と第２の高融点金属との接合で構
成される第２のショットキーバリアダイオードとを並列
接続して構成したことを特徴とする半導体記憶装置。 ２、第１のショットキーバリアダイオードと、第２のシ
ョットキーバリアダイオードとが前記半導体層上の接し
た領域に形成されてなる特許請求の範囲第１項記載の半
導体記憶装置。 ３、半導体層がＮ型エピタキシャル層であり、第１の高
融点金属が白金シリサイドであり、第２の高融点金属が
チタンタングステンである特許請求の範囲第１項または
第２項記載の半導体記憶装置。[Claims] 1. In a diode clamp type memory cell in which a Schottky barrier diode is connected to a bipolar transistor, the Schottky barrier diode is connected to a semiconductor layer in which the transistor is formed and a first refractory metal. A first Schottky barrier diode configured by a junction of the semiconductor layer and a second Schottky barrier diode configured by a junction of the semiconductor layer and a second high melting point metal are connected in parallel. A semiconductor storage device. 2. The semiconductor memory device according to claim 1, wherein a first Schottky barrier diode and a second Schottky barrier diode are formed in adjacent regions on the semiconductor layer. 3. The semiconductor memory according to claim 1 or 2, wherein the semiconductor layer is an N-type epitaxial layer, the first high melting point metal is platinum silicide, and the second high melting point metal is titanium tungsten. Device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2261494A JPH04139760A (en) | 1990-09-29 | 1990-09-29 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2261494A JPH04139760A (en) | 1990-09-29 | 1990-09-29 | Semiconductor storage device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04139760A true JPH04139760A (en) | 1992-05-13 |
Family
ID=17362691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2261494A Pending JPH04139760A (en) | 1990-09-29 | 1990-09-29 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04139760A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007288082A (en) * | 2006-04-20 | 2007-11-01 | Renesas Technology Corp | Semiconductor device and its manufacturing method |
-
1990
- 1990-09-29 JP JP2261494A patent/JPH04139760A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007288082A (en) * | 2006-04-20 | 2007-11-01 | Renesas Technology Corp | Semiconductor device and its manufacturing method |
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