JPH04137823A - Variable length encoder and decoder - Google Patents
Variable length encoder and decoderInfo
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Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は可変長符号化及び復号装置に関し、エラーを含
んだ可変長符号を復号する際にもエラー修正を行い確実
なデータの復号ができる可変長符号化及び復号装置に関
する。[Detailed Description of the Invention] [Object of the Invention] (Industrial Application Field) The present invention relates to a variable length encoding and decoding device, and is capable of correcting errors even when decoding a variable length code containing an error to ensure reliable operation. The present invention relates to a variable length encoding and decoding device capable of decoding data.
(従来の技術)
音声信号及びテレビ、ファクシミリ等における映像信号
を量子化標本化した画像データ等の符号信号は冗長性を
有しており、その改善策として可変長符号化によるデー
タ圧縮手法が用いられる。(Prior art) Coded signals such as image data obtained by quantizing and sampling audio signals and video signals in televisions, facsimiles, etc. have redundancy, and as a measure to improve this, a data compression method using variable length coding is used. It will be done.
符号信号を可変長符号化するときには、記録再生時など
にデータにエラーがあった場合そのままでは復号できな
くなるので、可変長符号化後のデータに一定周期のヘッ
ダ(以下周期信号と呼ぶ)を追加していた。そして復号
時にその周期信号情報を元に可変長データのスタート位
置を割り出し、復号していた。When variable-length encoding a code signal, if there is an error in the data during recording or playback, it cannot be decoded as it is, so a header with a fixed period (hereinafter referred to as a periodic signal) is added to the data after variable-length encoding. Was. At the time of decoding, the start position of variable length data was determined based on the periodic signal information and decoded.
このような従来技術では、可変長符号化した後で周期信
号を追加すると、可変長符号による圧縮効率の悪化を招
く、また、データに周期信号を追加していただけでは、
エラーの後に復帰することはできるが、エラーのあった
データを復元することはできない。これに対応して、復
号を行う前段にエラー訂正回路を設けた場合にも、エラ
ー訂正回路が見逃したエラーをそのまま復号してしまう
ため、誤ったデータをそのまま使ってしまい、そこから
素早く復帰するためには周期信号の挿入周期を短くする
必要がある。このため、データの冗長度を増大させてい
た。In such conventional technology, if a periodic signal is added after variable-length encoding, the compression efficiency due to the variable-length code will deteriorate, and if only a periodic signal is added to the data,
You can recover after an error, but you cannot restore the data that had the error. In response to this, even if an error correction circuit is provided before decoding, the errors missed by the error correction circuit will be decoded as-is, resulting in the erroneous data being used as is, making it difficult to recover quickly from there. In order to achieve this, it is necessary to shorten the insertion period of the periodic signal. This increases data redundancy.
(発明が解決しようとする課題)
前記した従来の技術では、符号化した後で周期信号を追
加すると、可変長符号による圧縮効率の悪化を招く。ま
た、データに周期信号を追加していただけでは、エラー
のあったデータを復元することはできず、エラーからの
回復を速やかに行うために、周期信号の周期を短くする
必要があり、このためにデータの冗長度が増えてしまう
。(Problems to be Solved by the Invention) In the conventional technology described above, adding a periodic signal after encoding causes deterioration of compression efficiency due to variable length codes. Furthermore, it is not possible to restore data with errors by simply adding a periodic signal to the data; in order to quickly recover from an error, it is necessary to shorten the period of the periodic signal. data redundancy increases.
そこで本発明は、前記の問題点を除去し、可変長符号に
よる圧縮効率の向上、データの冗長度の低下を図ること
ができる可変長符号化及び復号装置の提供を目的とする
。SUMMARY OF THE INVENTION An object of the present invention is to provide a variable length encoding and decoding device that can eliminate the above problems, improve compression efficiency using variable length codes, and reduce data redundancy.
[発明の精成]
(課題を解決するための手段)
本発明は、原データに、周期信号を挿入してから可変長
符号化することによりデータ圧縮を行い、可変長符号化
データとして出力する符号化圧縮回路と、前記可変長符
号化データを復号する復号器と、上記周期信号に基づい
て上記復号器により復号したデータの正当性を判断し、
正当と判断した際には前記復号したデータを直接出力す
るデータチェック回路と、このデータチェック回路によ
り正当でないと判断された際には前記復号したデータの
データ入れ換えを行うとともに可変長符号化して前記復
号器に供給する回路手段とを具備したことを特徴とする
。[Refinement of the invention] (Means for solving the problem) The present invention performs data compression by inserting a periodic signal into original data and then variable-length encoding the data, and outputting the data as variable-length encoded data. an encoding compression circuit, a decoder for decoding the variable length encoded data, and determining the validity of the data decoded by the decoder based on the periodic signal;
A data check circuit that directly outputs the decoded data when the data is determined to be valid, and a data check circuit that directly outputs the decoded data when the data is determined to be invalid, replaces the decoded data, and encodes the data using variable length encoding. and circuit means for supplying the decoder.
(作用)
この様な精成によれば、可変長符号化する前に周期信号
を追加するので、可変長符号化による圧縮効率の向上が
図れる。また、データチェック回路により復号器からの
復号したデータが正当でないと判断された際には、デー
タの入れ換えを行うとともに可変長符号化して前記復号
器に供給し、再度データの正当性を判断する動作が復号
したデータが正当と判断されるまで繰り返すされるので
、正確なデータが得られる。このなめ、周期信号の周期
を長く設定することができ、可変長符号化データの冗長
度の低下を図ることができる。(Operation) According to such refinement, since a periodic signal is added before variable length encoding, it is possible to improve the compression efficiency by variable length encoding. Furthermore, when the data check circuit determines that the decoded data from the decoder is not valid, the data is replaced, variable-length encoded, and supplied to the decoder, and the validity of the data is determined again. The operation is repeated until the decoded data is determined to be valid, resulting in accurate data. Therefore, the period of the periodic signal can be set long, and the redundancy of variable length encoded data can be reduced.
(実施例) 以下、本発明の実施例を図面を参照して説明する。(Example) Embodiments of the present invention will be described below with reference to the drawings.
第1図は本発明に係る可変長符号化及び復号装置の一実
施例を示すブロック図である。この実施例は、デジタル
ビデオテープレコーダ(以下デジタルVTRと呼ぶ)に
適用した場合である。FIG. 1 is a block diagram showing an embodiment of a variable length encoding and decoding device according to the present invention. This embodiment is applied to a digital video tape recorder (hereinafter referred to as digital VTR).
映像信号は入力端子1より入力信号処理回路2に入力さ
れる。この入力された映像信号は、デジタル信号の場合
には直接、アナログ信号の場合には、A/D変換が行わ
れた状態で、デジタル信号の映像信号として、入力信号
処理回路2内の1フレームのバッファメモリに記憶され
る。このバッファメモリに記憶され信号は、圧縮を行う
ためのブロックに分割され、符号化圧縮回路3に入力さ
れる。このようなブロック分割では、例えば、1フレー
ムのデータを768X488個のディジタルデータに変
換した場合、8×8個のブロックが発生する。A video signal is input to an input signal processing circuit 2 from an input terminal 1. This input video signal is processed directly in the case of a digital signal, or after A/D conversion in the case of an analog signal, and is processed as a digital video signal in one frame in the input signal processing circuit 2. is stored in the buffer memory of The signal stored in this buffer memory is divided into blocks for compression and input to the encoding and compression circuit 3. In such block division, for example, when one frame of data is converted into 768×488 pieces of digital data, 8×8 blocks are generated.
符号化圧縮回路3では、入力されたブロックの持つ冗長
成分を効率よく取り除くための符号化が行われる。この
とき符号化の方式としては、例えば離散コサイン変換、
アダマール変換などとハフマン符号化等の符号化の結果
が可変長で出力される圧縮方式が用いられる。さらに、
符号化圧縮回路3は、圧縮のための可変長符号化する直
前に、周期信号を挿入する。ここでは、ブロック毎の離
散コサイン変換の後に64個おきに周期信号を挿入する
。また、誤り訂正を行うためのマトリクスに並べる処理
も行う。The encoding and compression circuit 3 performs encoding to efficiently remove redundant components of the input block. At this time, the encoding method may be, for example, discrete cosine transform,
A compression method is used in which the results of coding such as Hadamard transform and Huffman coding are output in variable length. moreover,
The encoding compression circuit 3 inserts a periodic signal immediately before variable length encoding for compression. Here, after discrete cosine transformation for each block, a periodic signal is inserted every 64 blocks. It also performs processing to arrange the data into a matrix for error correction.
マトリクスに並べられた結果、固定長となって符号化圧
縮回路3から出力される可変長符号化データは、誤り訂
正エンコーダ4に入力される。誤り訂正エンコーダ4は
符号化圧縮回N3からのデ−タに誤り検査符号を付加し
ている。この誤り検査符号を付加されたデータは、記録
再生回路5において、記録再生系の特性に合うように変
調され、記録再生ヘッド6によって磁気テープ7に記録
される。As a result of being arranged in a matrix, the variable length encoded data has a fixed length and is output from the encoding compression circuit 3, and is input to the error correction encoder 4. The error correction encoder 4 adds an error check code to the data from the encoding compression circuit N3. The data to which the error check code has been added is modulated in the recording/reproducing circuit 5 to match the characteristics of the recording/reproducing system, and is recorded onto the magnetic tape 7 by the recording/reproducing head 6.
磁気テープ7に記録されたデータは録再生ヘッド6によ
り信号を読み出し、記録再生回路5において復調した後
、誤り訂正デコーダ8に入力される。Data recorded on the magnetic tape 7 is read out by a recording/reproducing head 6, demodulated by a recording/reproducing circuit 5, and then input to an error correction decoder 8.
誤り訂正デコーダ8では、復調されたデータを、上記誤
り検査符号を利用して誤り訂正、または誤り検出を行わ
れる。誤り検出を行った結果は、エラーフラグとして、
符号化伸長回路9に入力される。The error correction decoder 8 performs error correction or error detection on the demodulated data using the error check code. The result of error detection is set as an error flag.
The signal is input to the encoding/expanding circuit 9.
符号化伸長回路9では、誤り訂正デコーダ8からのエラ
ーフラグを用いて後述する誤り訂正を行い、圧縮された
データを復元し、デジタル信号として出力する。符号化
伸長回路9からのデジタル信号は、出力信号処理回路1
0においてD/A変換され、映像信号として出力端子1
1より出力される。The encoding/expanding circuit 9 performs error correction, which will be described later, using the error flag from the error correction decoder 8, restores the compressed data, and outputs it as a digital signal. The digital signal from the encoding/expansion circuit 9 is sent to the output signal processing circuit 1.
0, and output terminal 1 as a video signal.
Output from 1.
尚、映像信号をデジタル信号として出力する場合には、
このD/A変換の処理は必要ない。In addition, when outputting the video signal as a digital signal,
This D/A conversion process is not necessary.
第2図は第1図の符号化伸長回路9の構成を示すブロッ
ク図である。FIG. 2 is a block diagram showing the configuration of the encoding/expanding circuit 9 of FIG. 1.
誤り訂正デコーダ8がらのデータは、入力端子21から
バッファメモリに入力され、書き込まれる。Data from the error correction decoder 8 is input to the buffer memory from the input terminal 21 and written therein.
また、誤り訂正デコーダ8がらのエラーフラグは、入力
端子22からバッファメモリ23に入力され、書き込ま
れる。Further, the error flag from the error correction decoder 8 is inputted to the buffer memory 23 from the input terminal 22 and written therein.
バッファメモリ23に書き込まれたデータは、フレーム
シンク位置より読出され、復号器24により復号が行わ
れ、データチェック回!@25に供給される。The data written in the buffer memory 23 is read from the frame sync position, decoded by the decoder 24, and the data is checked! Supplied to @25.
一方、バッファメモリ23に書き込まれたエラーフラグ
は、上記バッファメモリ23がらのデータに対応したタ
イミングで読出され、データチェック回路25に供給さ
れる。On the other hand, the error flag written in the buffer memory 23 is read out at a timing corresponding to the data from the buffer memory 23 and is supplied to the data check circuit 25.
データチェック回路25は、バッファメモリ23がらの
データに、原信号通りの特定データが付いているかどう
かチエツクするとともに、エラーフラグが付いていたか
の確認を行う。チエツクした結果、元通りの位置に特定
データがない場合、またエラー訂正デコーダ8からエラ
ーフラグが付いてきた場合、データ修正回路26で可変
長符号データを修正する。このときのエラー修正の方法
は各種考えられるが、この場合例えば1バイトのデータ
にエラーフラグが付いていたとき、256通りのデータ
に変更して、その変更後の可変長符号データを復号器2
4で復号して可変長符号化し、データチェック回路25
で正しい位置に特定データがでるものを採用する。正し
い位置に特定データがでる可変長符号データは、バッフ
ァメモリ27に供給され、書き込まれる。バッファメモ
リ27は、書き込まれ可変長符号データを時間軸を合わ
せて出力端子28に導出する。出力端子28は、第1図
の出力信号処理回路10に接続されており、バッファメ
モリ27からの可変長符号データは出力信号処理回路1
0に供給される。The data check circuit 25 checks whether the data in the buffer memory 23 contains specific data that matches the original signal, and also checks whether an error flag is attached. As a result of checking, if the specific data is not located at the original position or if an error flag is attached from the error correction decoder 8, the data modification circuit 26 modifies the variable length code data. Various error correction methods can be considered at this time, but in this case, for example, when one byte of data has an error flag attached, it is changed to 256 different data, and the variable length code data after the change is sent to the decoder 2.
4, the data is decoded and variable-length coded, and the data check circuit 25
Adopt one that displays specific data in the correct position. Variable length code data in which specific data appears in the correct position is supplied to the buffer memory 27 and written therein. The buffer memory 27 outputs the written variable-length code data to an output terminal 28 while aligning the time axis. The output terminal 28 is connected to the output signal processing circuit 10 shown in FIG.
0.
このような実施例の動作を第3図及び第4図を参照して
説明する。The operation of such an embodiment will be explained with reference to FIGS. 3 and 4.
第3図は第1図の符号化圧縮回路3の符号化の様子を示
す説明図であり、第3図(a)は符号化圧縮回13に入
力される原データを、第3図(b)は周期信号追加デー
タを、第3図(c)は可変長符号化データを示している
。FIG. 3 is an explanatory diagram showing the state of encoding in the encoding and compression circuit 3 of FIG. 1, and FIG. ) shows periodic signal additional data, and FIG. 3(c) shows variable length encoded data.
第3図において、第3図(a)に示す原データは固定長
PCMデータである。この原データのデータ列には、第
3図(b)に示すように、64個置きに周期信号を挿入
する。この後、周期信号が挿入されたデータには、第3
図(c)に示すように、可変長符号化する。In FIG. 3, the original data shown in FIG. 3(a) is fixed length PCM data. In this data string of original data, periodic signals are inserted every 64 times as shown in FIG. 3(b). After this, the data into which the periodic signal has been inserted contains the third
As shown in Figure (c), variable length encoding is performed.
第4図は第1図の誤り訂正デコーダ8がらの出力データ
例を示す説明図であり、第4図(a)はフレームシンク
信号を、第4図(b)は可変長符号データを、第4図(
c)はエラーフラグを示している。FIG. 4 is an explanatory diagram showing an example of output data from the error correction decoder 8 in FIG. 1. FIG. 4(a) shows a frame sync signal, FIG. Figure 4 (
c) shows an error flag.
第4図において、第4図(a)に示すシンクは画像の1
フレームの最初にはいるフレームシンク信号であり、バ
ッファメモリ23(第2図参照)に書き込まれたデータ
は、フレームシンク信号により第4図(b)に示す可変
長符号データの読出しが開始される。第4図(c)に示
すエラーフラグは、1バイト単位に付いており、データ
チェック回路25に供給される。In Figure 4, the sink shown in Figure 4(a) is 1 of the image.
This is a frame sync signal that is entered at the beginning of the frame, and the data written in the buffer memory 23 (see FIG. 2) starts reading out the variable length code data shown in FIG. 4(b) by the frame sync signal. . The error flag shown in FIG. 4(c) is attached to each byte and is supplied to the data check circuit 25.
このような実施例では、可変長符号化する以前のデータ
に周期信号を追加するので、可変長符号化による圧縮効
率の悪化を防ぐことができる。データチェック回路25
が復号器24からのデータが正当でないとと判断した際
には復号したデータのデータ入れ換えを行うとともに可
変長符号化して前記復号器24に供給され、再度データ
の正当性を判断する動作がデータが正当と判断されるま
で繰り換えされるので、正確なデータが得られる。この
ため、周期信号の周期を長く設定することができ、デー
タの冗長度の低下を図ることができる。In such an embodiment, since a periodic signal is added to data before variable length encoding, deterioration of compression efficiency due to variable length encoding can be prevented. Data check circuit 25
When the data from the decoder 24 is determined to be invalid, the decoded data is replaced, variable-length encoded, and supplied to the decoder 24, and the operation of determining the validity of the data again is performed. It is repeated until it is determined to be valid, so accurate data can be obtained. Therefore, the period of the periodic signal can be set long, and data redundancy can be reduced.
尚、本発明の可変長符号化及び復号装置は、デジタルV
TRのみならず音声信号の記録再生装置。Incidentally, the variable length encoding and decoding device of the present invention is applicable to digital V
Recording and reproducing equipment for not only TR but also audio signals.
ファクシミリ等別の装置に適用してもよい。It may also be applied to another device such as a facsimile.
[発明の効果]
以上述べた様にこの発明によれば、可変長符号化による
圧縮効率の悪化を防ぐことができるとともに、データの
冗長度の低下を図ることができる。[Effects of the Invention] As described above, according to the present invention, deterioration in compression efficiency due to variable length encoding can be prevented, and data redundancy can be reduced.
第1図は本発明に係る可変長符号化及び復号装置の一実
施例を示すブロック図、第2図は第1図の符号化伸長回
路の構成を示すブロック図、第3図は第1図の符号化圧
縮回路の符号化動作を示す説明図、第4図は第1図の誤
り訂正デコーダからの出力データ例を示す説明図である
。
2・・入力信号処理回路、3・・・符号化圧縮回路、4
・・・誤り訂正符号化回路、
8・・・誤り訂正デコーダ、9・・符号化伸長回路、1
0・・・出力信号処理回路、24・・・復号器、25・
・データチェック回路、26・・・データ修正回路。FIG. 1 is a block diagram showing an embodiment of the variable length encoding and decoding device according to the present invention, FIG. 2 is a block diagram showing the configuration of the encoding/decompression circuit shown in FIG. 1, and FIG. 3 is the block diagram shown in FIG. 1. FIG. 4 is an explanatory diagram showing an example of output data from the error correction decoder of FIG. 1. FIG. 2... Input signal processing circuit, 3... Encoding compression circuit, 4
. . . error correction encoding circuit, 8 . . . error correction decoder, 9 . . . encoding expansion circuit, 1
0... Output signal processing circuit, 24... Decoder, 25...
- Data check circuit, 26... data correction circuit.
Claims (1)
ことによりデータ圧縮を行い、可変長符号化データとし
て出力する符号化圧縮回路と、前記可変長符号化データ
を復号する復号器と、上記周期信号に基づいて上記復号
器により復号したデータの正当性を判断し、正当と判断
した際には前記復号したデータを直接出力するデータチ
ェック回路と、 このデータチェック回路により正当でないと判断した際
には前記復号したデータのデータ入れ換えを行うととも
に可変長符号化して前記復号器に供給するデータ修正回
路とを具備したことを特徴とする可変長符号化及び復号
装置。[Claims] An encoding compression circuit that performs data compression by inserting a periodic signal into original data and subjecting it to variable length encoding and outputting it as variable length encoded data; a decoder for decoding, a data check circuit that determines the validity of the data decoded by the decoder based on the periodic signal, and directly outputs the decoded data when it is determined to be valid; and the data check circuit. A variable length encoding and decoding device comprising: a data modification circuit that replaces the decoded data when it is determined to be invalid, encodes the data in variable length, and supplies the encoded data to the decoder.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25923590A JPH04137823A (en) | 1990-09-28 | 1990-09-28 | Variable length encoder and decoder |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25923590A JPH04137823A (en) | 1990-09-28 | 1990-09-28 | Variable length encoder and decoder |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04137823A true JPH04137823A (en) | 1992-05-12 |
Family
ID=17331287
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25923590A Pending JPH04137823A (en) | 1990-09-28 | 1990-09-28 | Variable length encoder and decoder |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04137823A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5459585A (en) * | 1992-09-09 | 1995-10-17 | Hitachi, Ltd. | Apparatus and method of storing image signals |
-
1990
- 1990-09-28 JP JP25923590A patent/JPH04137823A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5459585A (en) * | 1992-09-09 | 1995-10-17 | Hitachi, Ltd. | Apparatus and method of storing image signals |
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