JPH04135260A - 半導体集積回路における障害検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、例えば、通信用の交換機等を構成するデジタ
ル集積回路や汎用ロジックＩＣの論理障害を検出する半
導体集積回路における障害検出回路、特に温度や電源電
圧の変動に対応して、半導体集積回路を構成する素子の
遅延時間が変動する特性を利用し、データ処理の実行時
の障害を早期に取り除く半導体集積回路の障害検出回路
に関するものである。

（従来技術） 従来、このような分野の技術としては、第２図に示すよ
うなものがあった。以下、その構成を説明する。

第２図は、通信システムの一構成例を示す概略の構成ブ
ロック図で′ある。この通信システムは、交換機１０を
備えている。

交換機１０は、希望する端末、例えばファクシミリ２０
．２０．・・・に回線を接続する機能を有し、ファクシ
ミリ、電話、パソコン等の通信ネットワークの主要部と
して用いられている。この交換機１０は、スイッチ部１
０ａと論理検査回路１０．ｂを備えている。スイッチ部
１０ａは、祝数個のテジタル集積回路又は汎用ロジック
１．Ｃ（以下、ＬＳＩという）３０で構成されている。

このような交換機１０のオンライン（データの転送中）
での正常性の検査は、複数のＬＳＩＩ○ａ−１から検量
対象のデータ列を論理検査回路１０ｂに引き込み、論理
検査回路１０ｂて゛データ列が予め規定された論理通り
かを判断し、誤りがあれば検出し、それを表示するよう
にしている。

又は、交＠機内での検査を行わず、パリティチエツク等
の検査方法によって端末間で論理の正常性の検査が行わ
ｈている。データは送り側によｒつハリティピットをつ
けて伝送され、受（する側て゛チエ７タが行われる。

（発明が解決しようとする課題） しかしながら、上記のような論理検査回路１０ｂによる
検査方法て゛は、次のような課題があった、交換機１０
が設置される環境により、各ＬＳ１１０ａ−１に予め定
められた温度や供給電源電圧の許容範囲を越えることに
よって論理障害が発生した場合、複数のＬＳＩ３０がら
検査対象のデータ列を論理検査回路１０ｂに引き込んて
検査しているのて゛障害を起こしたＬＳＩ３０の場所が
特定できず、このため交換等の保守、点検が困難である
という問題かあった、 さらに、このような論理障害か確認されず、誤ったデー
タ列かそのまま正常に釣竿して（、るＬＳＩ１０ａ−１
に入力されると、そのＬＳＩに対して言自工里β章害を
；誘発するという問題があった。

不発明は、前記従来技術が持ってい７′：課題として、
論理障害を起こしたＬＳＩの特定かて′きない点、論理
障害を起こしたＬＳＩによって正常回路への論理障害を
誘発する点について解決した半導体集積回路における検
出回路を提供するものである。

（課題を解決するための手段） 本発明は、前記課題を解決するために、半導体集積回路
における障害検出回路において、対象論理回路の論理動
作の同期をとるクロック信号に基づき、同一のパタン列
を同期化して出力する第１及び第２のパタン列出力手段
と、前記第１のパタン列出力手段の出力を所定の遅延時
間、遅延して出力する第１の遅延回路と、前記第１のパ
タン列出力手段の出力を前記遅延時間より大きい遅延時
間で遅延して出力する第２の遅延回路と、前記第１の遅
延回路の出力と前記第２のパタン列出力手段の出力との
一致、不一致を判定する第１の判定手段と、前記第２の
遅延回路の出力と前記第２のパタン列出力手段の出力と
の一致、不一致を判定する第２の判定手段とを、備えて
いる。さらに、前記第１の判定手段の判定結果の不一致
時に、アラーム情報を出力するアラーム出力手段と、前
記第２の判定手段の判定結果の不一致時に、前記クロッ
ク信号に同期してエラー情報を出力するエラー出力手段
と、前記エラー情報に基つき、前記対象論理回路の出力
を停止する出力停止手段と力机設けられている。

（作　用） 本発明によれば、以上のように半導体集積回路における
障害検出回路を構成したので、第１のパタン列出力手段
により出力されたパタン列は、第１の遅延回路により所
定の遅延時間、遅延して第１の判定手段に入力される。

第２のパタン列出力手段により出力されたパタン列は、
直接に第１の判定手段に入力される。このとき、第１の
判定手段に位相がずれた二つの入力信号が入力し、パタ
ン列の一致、不一致が判定される。

一方、第１のパタン列出力手段により出力されたパタン
列は、第２の遅延回路により第１の遅延回路の遅延時間
より大きい遅延時間で遅延されて、第２の判定手段に入
力される。このとき第２の判定年段には、位相が大きく
すれた二つの入力信号が入力し、パタン列の一致、不一
致が判定される。

ここで、第１、第２のそれぞれの判定手段に入力される
パタン列の位相のずれは、対象論理回路に供給される電
圧や周囲の温度に伴って第１、第２の遅延回路の遅延時
間がそれぞれ変化することによって変動する。即ち、パ
タン列が所定の遅延時間を超過して第１の判定手段に入
力されると、その超過分に応じて位相のずれも大きくな
り、クロック信号の周期に対応したパタン列の一致、不
一致が判定される。第２の判定手段の場合にも同様であ
る。

この動作は、対象論理回路におけるビットずれを間接的
に検出するものであるので、障害の発生前に、第１の判
定手段による判定結果の不一致時にアラーム出力手段に
よりアラーム情報か出力される。また、第２の判定手段
による判定結果の不一致時に、エラー出力手段によりエ
ラー情報か出力される。このエラー情報に基づき、出力
停止手段により対象論理回路の出力か停止される。

従って、前記課題を解決できるのである。

（実施例） 第１図は、本発明の一実施例を示す半導体集積回路にお
ける障害検出回路の構成ブロック図である。

第１図において、同一半導体チップ上に対象論理回路で
あるＬＳＩ４０と障害検出回路５０とが、形成されてい
る。

ＬＳＩ４０は、例えば、第２図中のＬＳＩ３０に代えて
用いるものであり、データＤ、ｉｎ入力用の入力端子Ｄ
４０、クロック信号ＣＫ入力用の入力端子Ｃ４０、及び
出力端子Ｑ４０を備え、クロック信号ＣＫに同期してデ
ータＤｉｎに対して所定の論理動作を行う機能を有して
いる。

障害検出回路５０は、ＬＳＩ４０の論理障害を検出する
障害検出部５１と、障害検出部５１によりＬＳＩ４０の
論理障害か検出された時、ＬＳＩ４０の出力を停止する
出力停止手段５２とで構成されている。

障害検出部５１は、クロック信号ＣＫに基づき、記憶さ
れた所定のパタン列をＬＳＩ４０の論理動作に同期して
出力するＲＯＭ　（リード・オンリメモリ）等のパタン
発生器５Ｌａを有し、その出力側が、第１及び第２のパ
タン列出力手段であるフリップフロップ（以下、Ｄ−Ｆ
Ｆという）５１ｂ、５１ｃの各入力側に接続されている
。Ｄ−ＦＦ５１ｂ、５１ｃは、りＤ７り信号ＣＫに基づ
き、前記パタン列を同期化して出力する機能を有してい
る。

Ｄ−ＦＦ５１ｂの出力側は、第１の遅延回路であるバッ
ファ５１ｄの入力側に、第２の遅延回路であるバッファ
５１ｅの入力側にそれぞれ接続されている。第１のバッ
ファ５１ｄは、Ｄ−ＦＦ５．１　ｂの出力を所定の遅延
時間ｔａ、遅延して出力する機能を有している。第２の
バッファ５１ｅは、Ｄ−ＦＦヲ１ｂの出力を前記バッフ
アラ１ｄの遅延時間より大きい遅延時間ｔｂ、遅延して
出力する機能を有している。

バッファ５１ｄの出力側は、第１の判定手段である排他
的論理回路−１１ｆの入力側に接続されている。バッフ
ァ５１ｅの出力側は、第２の判定手段である排他的論理
回路５１ｇの入力側に接続されている。また、Ｄ−ＦＦ
ｐｌｃの出力（則は、第１の排他的論理回路５１　ｆの
入力側、及び第２の排他的論理四Ｂ５１ｇの入力側に接
続されている。

第１の排他的論理回路５１ｆは、バッファ５１ｄからの
出力とＤ−ＦＦ５１ｃがらの出力との一致、不一致を判
定する機能を有している。一方、第２の排他的論理回路
５１ｇは、バッファ５１ｅがらの出力とＤ−ＦＦ５１ｃ
がらの出力との一致、不一致を判定する機能を有してい
る。

第１の排他的論理回路５１．ｆの出力側は、アラーム出
力手段であるＤ−ＦＦ５１ｈの入力側に接続されている
。第２の排他的論理回路５１ｇの出力（則は、エラー出
力手段であるＤ−ＦＦ５１ｉの入力側に接続されている
。Ｄ−ＦＦ５１ｈは、第１の排他的論理回Ｂ５１ｆの判
定結果の不一致時に、アラーム情報を出力する機能を有
している。

Ｄ−ＦＦｚｌｉは、第２の排他的論理回８５１ｇの判定
結果の不一致時に、エラー情報を出方する機能を有して
いる。

また、Ｄ−ＦＦ５１ｈ、Ｄ−ＦＦ５１　ｉは、クロック
信号ＣＫに同期して第１の排他的論理回路５１ｆ、及び
第２の排他的論理図ｎ５１ｇからの信号を同時に出力す
るようにされている。

出力停止手段５２は、ＡＮＤ回路等のゲート回路５２に
より構成されている。ゲート回路５２は、ＬＳＩ４０の
出力側に入力側が接続し、出力側がＤｏｕｔに接続して
いる。さらにＤ−ＦＦ５１ｉの出力側に接続し、Ｄ−Ｆ
Ｆ５１ｉのエラー情報に基づき、ＬＳＩ４０からのデー
タの出力を停止する機能を有している。

第３図は第１図のタイムチャートであり、この図を参照
しつつ第１図の動作を説明する。

クロック信号ＣＫによりＤ−ＦＦ５１ｂから出力された
のパタン列は、バッフアラ１ｄの出力１則で所定の遅延
時間ｔａ、遅延して第１の排他的論理回路５１ｆの入力
側に入力される（第３図のＤａ５５）、また、Ｄ−ＦＦ
５１ｃにより出力されたパタン列は、遅延なく直接に第
１の排他的論理回路ｚｌｆの入力イ則に入力される（第
３図のＤａ５５５）。このとき第１の排他的論理回路５
１ｆの入力側には、位相０の入力と位相がｔａだけずれ
た入力信号が入力され、パタン列の一致、不一致が判定
される。一方、Ｄ−ＦＦ５１ｂにより出力されたパタン
列は、バッファ５１ｅによりバッファ５１ｄの遅延時間
ｔａより大きい遅延時間ｔｂで遅延して第２の排他的論
理回路５１ｇに入力される。このとき第２の排他的論理
回路５１ｇの入力側には、位相Ｏの入力と位相がｔｂだ
け大きくずれた入力信号が入力され、パタン列の一致、
不一致が判定される。

ここで、第１の排他的論理図８５１ｆ、第２の排他的論
理回路５１ｇに入力されるパタン列のそれぞれの位相の
ずれは、対象論理回路であるＬＳＩ４０に供給される電
源電圧の変動やｔ−ｓ■４０のパッケージの温度に伴っ
て第１のバッファ５１ｄ、第２のバッファ５１ｅの遅延
時間ｔａ、ｔｂがそれぞれ変化することによって変動す
る。即ち、パタン列が所定の遅延時間ｔａを超過して第
１の排他的論理図Ｆ！！１５１ｆの入力側に入力される
と、第１の排他的論理回路５１ｆでは比較の結果、二つ
の入力信号の不一致が判定される。一方、パタン列が所
定の遅延時間ｔａ以内で第１の排他的論理回路５１ｆの
入力側に入力される場合は、第１の排他的論理回路５１
ｆでは比較の結果、二つの入力信号の一致が判定される
。第２の排他的論理回路５１ｇの場合にも同様であるが
、バッファ５１ｅが、バッファ５１ｄの遅延時間ｔａよ
り大きい遅延時間ｔｂで遅延するようにあらかじめ設定
されているので、二つの入力信号の位相のずれも大きい
ものとなり、第２の排他的論理回路５１ｇの比較処理に
要する時間が制限される。

この動作は、ＬＳＩ４０におけるビットずれを間接的に
検出するものであるので、障害の発生前に、第１の排他
的論理回路５１ｆによる判定結果の不一致時に、Ｄ−Ｆ
Ｆ５１ｈの出力が、アラーム情報として出力される。ま
た、第２の排他的論理図８５１ｇによる判定結果の不一
致時に、Ｄ−ＦＦ５１ｉの出力が、エラー情報として出
力される。このエラー情報に基づき、ゲート回Ｈ＠５２
によりＬＳＩ４０の出力が停止される。

この実施例によれば、次のような利点を有している。

（ａ＞障害検出回路ヲ０は、温度や供給電源の電圧変動
範囲を越えることに起因してビットずれの発生したＬＳ
Ｉ４０を個別に確定できる。

（ｂ）障害検出回路５０は、ＬＳＩ４０が規定の時間以
上に処理時間を要する場合を、障害として論理障害の誘
発を示すアラーム情報を出力し、障害を検出した場合は
、ＬＳＩ４０から出力されるデータ列の伝達を停止する
ようにしたので、他の正常なＬＳＩ４０の障害の波及を
最小限にできる。

これにより、ＬＳＩ４０を搭載した交換機等を効率良く
使用でき、保守性も向上する。

（ｃ）障害検出回路５０は、安定したＤ−ＦＦ等の素子
で構成されているので、動作か的確となり、信頼性の向
上が図れる。

（’ｄ）障害検出回路５０は、簡単な構成であるので、
ＬＳＩとしてそのチップ上に占める面積を小さくできる
。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。

（ｉ＞パタン発生器５１ａは、実施例のＲＯＭに代えて
ＲＡＭを用いてもよい。さらに、同期パタンの生成がで
きる組合せ回路でもよい。

（：ｉ）ゲート回路５２は、実施例のＡＮＤ回路に代え
てＮＡＮＤ回路としても、上記実施例とほぼ同様の作用
、効果が得られる。

（ｉｉｉ　）遅延回路は、上記実施例のバッファ５１ｄ
”５１ｅに代えて他のゲート遅延回路を用いてもよい （発明の効果） 以上詳細に説明したように、本発明によれば、個々のＬ
ＳＩのチップ上に障害検出回路を設けたので、温度や供
給電源電圧の許容範囲を越えることによって障害の発生
したＬＳＩを確定でき、交換等の保守、点検が簡略化さ
れる。

障害検出回路は、規定の時間以上に処理時間を要する場
合は論理障害の誘発を示すアラーム情報を出力し、障害
を検出した場合は、ＬＳＩから出力されるデータ列の伝
達を停止するようにしたので、他の正常なＬＳＩへの障
害の波及を最小限にできる。

【図面の簡単な説明】

第１図は本発明の実施例を示す半導体集積回路における
障害検出回路の構成ブロック図、第２図は従来の通信シ
ステムの構成ブロック図、第３図は第１図のタイムチャ
ートである。 ４０・・・対象論理回路、５１ｂ、５１ｃ・・・第１第
２のパタン列出力手段、５１ｄ、５１ｅ・・・第１゜第
２の遅延回路、５１ｆ、５１ｇ・・・第１．第２の判定
手段、５１ｈ・・・アラーム出力手段、５１ｉ・・・エ
ラー出力手段、５２・・・出力停止手段、ＣＫ・・・ク
ロック信号、

Claims (1)

1. 【特許請求の範囲】 対象論理回路の論理動作の同期をとるクロック信号に基
   づき、同一のパタン列を同期化して出力する第１及び第
   ２のパタン列出力手段と、 前記第１のパタン列出力手段の出力を所定の遅延時間、
   遅延して出力する第１の遅延回路と、前記第１のパタン
   列出力手段の出力を前記遅延時間より大きい遅延時間で
   遅延して出力する第２の遅延回路と、 前記第１の遅延回路の出力と前記第２のパタン列出力手
   段の出力との一致、不一致を判定する第１の判定手段と
   、 前記第２の遅延回路の出力と前記第２のパタン列出力手
   段の出力との一致、不一致を判定する第２の判定手段と
   、 前記第１の判定手段の判定結果の不一致時に、アラーム
   情報を出力するアラーム出力手段と、前記第２の判定手
   段の判定結果の不一致時に、前記クロック信号に同期し
   てエラー情報を出力するエラー出力手段と、 前記エラー情報に基づき、前記対象論理回路の出力を停
   止する出力停止手段とを、 備えたことを特徴とする半導体集積回路における障害検
   出回路。