JPH04134786A - Memory address circuit - Google Patents
Memory address circuitInfo
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- JPH04134786A JPH04134786A JP25563490A JP25563490A JPH04134786A JP H04134786 A JPH04134786 A JP H04134786A JP 25563490 A JP25563490 A JP 25563490A JP 25563490 A JP25563490 A JP 25563490A JP H04134786 A JPH04134786 A JP H04134786A
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- memory
- address
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- 238000010586 diagram Methods 0.000 description 6
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ・アドレス回路に関し、特に大量のメモ
リを持ち頻繁にメモリのアクセスをくり返す機能を持た
せるメモリ・アドレス回路に関スる。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a memory address circuit, and particularly to a memory address circuit that has a large amount of memory and has the function of frequently repeating memory access.
従来、この種のメモリアクセス機構をもつマイクロコン
ピュータは、メモリをアクセスする際、各メモリのアド
レスを1つ1つ指定していた。特に、4ビツトマイクロ
コンピユータを用い、下位アドレスから上位アドレスに
向かって連続的にメモリをアクセスする場合、メモリの
アドレスを4ビツトずつインクリメント(+1加算)し
、またメモリのアドレスが4ビツトを越えている場合は
、下位の4ビツトをインクリメントし、かつケタ上りが
あるかどうか判断して、次に上位の4ビツトをインクリ
メントしケタ上りがあるかどうか判断し、次にさらに上
位の4ビツトをインクリメントするというように4ビツ
トずつインクリメントをくり返して、メモリアドレスを
演算していた。Conventionally, microcomputers having this type of memory access mechanism have designated each memory address one by one when accessing memory. In particular, when using a 4-bit microcomputer and accessing memory continuously from a lower address to an upper address, the memory address is incremented by 4 bits (+1 addition), and if the memory address exceeds 4 bits, If so, increment the lower 4 bits and determine whether there is an up digit, then increment the upper 4 bits and determine whether there is an up digit, then increment the upper 4 bits. The memory address was calculated by repeating increments of 4 bits at a time.
前述した従来のメモリアドレス手段では、大量のメモリ
を持ち、頻繁にアクセスするには、そのアドレス演算に
プログラムステップ数かかかり、またプログラム作成も
しにくいという欠点がある。The above-described conventional memory address means has the disadvantage that if a large amount of memory is used and the memory is accessed frequently, the address operation takes a number of program steps and is difficult to program.
本発明の目的は、前記欠点を解決し、プログラムステッ
プ数が少なく、容易にプログラムの作成ができるように
したメモリ・アドレス回路を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a memory address circuit which solves the above-mentioned drawbacks, requires fewer program steps, and allows easy programming.
本発明のメモリ・アドレス回路の構成は、マイクロフロ
セッサによりアクセスされるメモリと、前記マイクロプ
ロセッサによりアクセスされる前記メモリをアドレスす
るアドレス手段とを備え、前記アドレス手段は、前記マ
イクロプロセッサが前記メモリをアクセスすると前記メ
モリのアドレスをインクリメントする機能を有すること
を特徴とする。The configuration of the memory addressing circuit of the present invention includes a memory accessed by a microprocessor, and an addressing means for addressing the memory accessed by the microprocessor, and the addressing means is configured to enable the microprocessor to access the memory. It is characterized by having a function of incrementing the address of the memory when accessed.
次に本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第1図は本発明の第1の実施例のメモリ・アドレス回路
のブロック図である。FIG. 1 is a block diagram of a memory address circuit according to a first embodiment of the present invention.
第1図において、本実施例ではマイクロフロセッサ1が
、まずメモリ2をアドレスするアドレス手段3にメモリ
2のアドレスを転送シ、次ニメモリ2ヘデータを転送す
る。この動作の後、アドレス手段3ば、メモリ2のアド
レスをインクリメントスる。再び、マイクロプロセッサ
lがメモリ2ヘテータを転送すると、この時メモリ2の
アドレスは前回より1アドレス分インクリメントされて
いる。これらの動作を繰り返して、メモリ2をアクセス
すれば、メモリ2のアドレスを意識せず、プログラムを
作成できる。In FIG. 1, in this embodiment, the microprocessor 1 first transfers the address of the memory 2 to the address means 3 for addressing the memory 2, and then transfers data to the memory 2. After this operation, the address means 3 increments the address of the memory 2. When microprocessor l transfers the memory 2 hetator again, the address of memory 2 is incremented by one address from the previous time. By repeating these operations and accessing the memory 2, a program can be created without being aware of the address of the memory 2.
逆にメモリ2よりデータを転送する場合も同様のアドレ
ス動作をさせることができる。Conversely, when data is transferred from the memory 2, a similar address operation can be performed.
第2図は本発明の第2の実施例のメモリ・アドレス回路
のアドレス手段のみを示すブロック図である。第2図に
おいて、第2の実施例として第1図のアドレス手段3に
、メモリ2のスタートアドレス4とも言うべきアドレス
とストップアドレストモ言うべきアドレスの2つがマイ
クロプロセッサ1で設定できる様にし、かつメモリ2の
スタートアドレス4よりデータを転送して行き、スター
トアドレス4がインクリメンタ5で順次インクリメント
され、最初に設定したストップアドレスに達すると、イ
ンクリメントを禁止し、それ以後のアドレスに対しアク
セス不可能にすると、フログラム誤動作によるメモリデ
ータの破壊を防止できる。FIG. 2 is a block diagram showing only the addressing means of the memory address circuit according to the second embodiment of the present invention. In FIG. 2, as a second embodiment, two addresses, a start address 4 and a stop address, of the memory 2 can be set in the address means 3 of FIG. 1 by the microprocessor 1, and Data is transferred from the start address 4 of the memory 2, and the start address 4 is sequentially incremented by the incrementer 5. When the first set stop address is reached, incrementing is prohibited and subsequent addresses cannot be accessed. By doing so, it is possible to prevent memory data from being destroyed due to program malfunction.
第3図において、本発明の第3の実施例のメモリ・アド
レス回路のアドレス手段のみを示すブロック図である。In FIG. 3, it is a block diagram showing only the addressing means of the memory address circuit of the third embodiment of the present invention.
第3図において、本実施例では、第2図の回路にさらに
、スタートアドレス4とストップアドレス8とが入力さ
れるアドレス比較回路9が設けられ、この出力はインク
リメント禁止信号としてインクリメンタ5に入力される
。In FIG. 3, in this embodiment, an address comparison circuit 9 to which a start address 4 and a stop address 8 are input is further provided in the circuit of FIG. be done.
データ長の長いメモリもしくは長さの決まっているメモ
リでは、あらかじめインクリメントする回数を決めてお
き、その回数を越えると、インクリメントを禁止させる
事で、ブロクラム誤動作によるメモリデータの破壊を防
止できる。In a memory with a long data length or a memory with a fixed length, the number of incrementations is determined in advance, and incrementing is prohibited when the number of increments is exceeded, thereby preventing memory data from being destroyed due to malfunction of the block.
以上説明したように、本発明は、特に大量のメモリを持
ったマイクロコンピュータで、メモリ専用のアドレス回
路を追加し、そのアドレス回路にインクリメント機能を
付加することにより、また、ある特定のアドレスを越え
たらインクリメント機能を禁止することにより、たとえ
ば外部の非同期信号を読みとりメモリに蓄える場合、ま
ずメモリのアドレスをセットし次に外部信号を読み取り
、かつ外部信号をメモリに蓄える操作を実施するフロー
を考えると、メモリのアドレスのセットをプロクラムし
なくてすむので、プログラムステップ数を減らし、また
このために外部信号を高速で読み取ることができ、さら
に必要なメモリデータの破壊を防止するという効果を有
する。As explained above, the present invention is particularly useful for microcomputers having a large amount of memory, by adding an address circuit dedicated to the memory and adding an increment function to that address circuit. For example, if you want to read an external asynchronous signal and store it in memory, consider the flow of first setting the memory address, then reading the external signal, and then storing the external signal in memory. Since it is not necessary to program a set of memory addresses, the number of program steps can be reduced, external signals can be read at high speed, and necessary memory data can be prevented from being destroyed.
第1図は本発明の第」の実施例のメモリ・アドレス回路
を示すブロック図、第2図は本発明の第2の実施例のア
ドレス手段のみを示すブロック図、第3図は本発明の第
3の実施例のアドレス手段のみを示すブロック図である
。
1・・・・・・マイクロプロセッサ、2・・・・・・メ
モリ、3・・・・・・アドレス手段、4・・・・・・ス
タートアドレス、5・・・・・・インクリメンタ、8・
・・・・・ストップアドレス、9・・・・・・アドレス
比較回路。
代理人 弁理士 内 原 晋
メモリアドレスFIG. 1 is a block diagram showing the memory address circuit of the second embodiment of the present invention, FIG. 2 is a block diagram showing only the addressing means of the second embodiment of the present invention, and FIG. FIG. 7 is a block diagram showing only address means in a third embodiment. 1...Microprocessor, 2...Memory, 3...Address means, 4...Start address, 5...Incrementer, 8・
...Stop address, 9...Address comparison circuit. Agent Patent Attorney Susumu Uchihara Memory Address
Claims (2)
と、前記マイクロプロセッサによりアクセスされる前記
メモリをアドレスするアドレス手段とを備え、前記アド
レス手段は、前記マイクロプロセッサが前記メモリをア
クセスすると前記メモリのアドレスをインクリメントす
る機能を有することを特徴とするメモリ・アドレス回路
。(1) A memory accessed by a microprocessor, and address means for addressing the memory accessed by the microprocessor, the address means incrementing the address of the memory when the microprocessor accesses the memory. A memory address circuit characterized in that it has a function to.
特定のアドレスを越えるとインクリメントを禁止する機
能を有する請求項(1)記載のメモリ・アドレス回路。(2) The function to increment the memory address is
2. The memory address circuit according to claim 1, having a function of prohibiting incrementing when a specific address is exceeded.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25563490A JPH04134786A (en) | 1990-09-26 | 1990-09-26 | Memory address circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25563490A JPH04134786A (en) | 1990-09-26 | 1990-09-26 | Memory address circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04134786A true JPH04134786A (en) | 1992-05-08 |
Family
ID=17281477
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25563490A Pending JPH04134786A (en) | 1990-09-26 | 1990-09-26 | Memory address circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04134786A (en) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57164481A (en) * | 1981-04-02 | 1982-10-09 | Nec Corp | Storage device |
-
1990
- 1990-09-26 JP JP25563490A patent/JPH04134786A/en active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57164481A (en) * | 1981-04-02 | 1982-10-09 | Nec Corp | Storage device |
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