JPH0412494B2 - - Google Patents

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JPH0412494B2
JPH0412494B2 JP59035681A JP3568184A JPH0412494B2 JP H0412494 B2 JPH0412494 B2 JP H0412494B2 JP 59035681 A JP59035681 A JP 59035681A JP 3568184 A JP3568184 A JP 3568184A JP H0412494 B2 JPH0412494 B2 JP H0412494B2
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JP
Japan
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input
memory
path
output
control
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JP59035681A
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Japanese (ja)
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Inventor
Masakazu Kawamoto
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals

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  • Techniques For Improving Reliability Of Storages (AREA)

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、プロセツサ等のアクセス源に対し入
出力制御装置を含む複数のパスに入出力装置が接
続された入出力システムにおいて、入出力装置が
空いているパスを利用して入出力制御装置と接続
する動的パス選択を行うためのパス制御情報を保
持するメモリの診断方式に関する。
Detailed Description of the Invention [Technical Field of the Invention] The present invention relates to an input/output system in which an input/output device is connected to a plurality of paths including an input/output control device to an access source such as a processor. The present invention relates to a diagnostic method for a memory that holds path control information for dynamic path selection to connect an input/output control device using a vacant path.

〔技術の背景〕[Technology background]

プロセツサが所望の処理を行うために、入出力
装置が接続される。入出力装置の内特に磁気デイ
スク装置の如くメカ動作の必要なものは、プロセ
ツサのチヤネルに入出力装置を制御する入出力制
御装置を設け、入出力制御装置を介し入出力装置
を制御する様にしている。
Input/output devices are connected in order for the processor to perform desired processing. Among input/output devices, especially those requiring mechanical operation such as magnetic disk devices, an input/output control device is provided to control the input/output device in the channel of the processor, and the input/output device is controlled via the input/output control device. ing.

この様な入出力制御装置と入出力装置とが接続
され、入出力システムを構成しているが、入出力
装置が複数台接続されている場合には、1つの入
出力装置が入出力制御装置と結合している間は、
入出力制御装置は他の入出力装置へのアクセスを
行なうことができない。従つて入出力制御装置の
制御を要しない入出力装置のメカ動作の間も入出
力制御装置が占有されてしまい、他の入出力装置
へのアクセスを行なうことができないため、特に
DASD(Direct Access Storage Device)の場合
には、プロセツサを待たせる時間が長くなる。こ
のため、入出力装置のつき放し制御機能および動
的パス選択機能を持つ入出力システムが開発され
ている。
These input/output control devices and input/output devices are connected to form an input/output system, but if multiple input/output devices are connected, one input/output device is the input/output control device. While combining with
An I/O controller cannot access other I/O devices. Therefore, even during mechanical operations of input/output devices that do not require control by the input/output control device, the input/output control device is occupied, making it impossible to access other input/output devices.
In the case of a DASD (Direct Access Storage Device), the processor is kept waiting for a long time. For this reason, input/output systems having an input/output device open control function and a dynamic path selection function have been developed.

〔従来技術と問題点〕[Prior art and problems]

係る動的パス選択機能を持つ入出力システムに
おいては、各入出力装置は、アクセス源であるプ
ロセツサに対し入出力制御装置を含む複数のパス
の各々に接続され、いずれかのパスを選択して、
そのパスの入出力制御装置と結合できる様に構成
されている。そして1つの入出力制御装置が入出
力装置を結合して起動した後、入出力装置を切離
してメカ動作を行なわしめるとともにその入出力
制御装置が他の入出力装置の起動を可能とする。
更に、入出力装置がメカ動作の終了後は空いてい
るパスを利用してそのパスの入出力制御装置と再
結合してデータのやりとりを行なう様にしてい
る。この様に起動後空いているパスの入出力制御
装置と再結合されるため、起動したパスの入出力
制御装置と別のパスの入出力制御装置と再結合す
ることもあり、このため切離し時にパス制御情報
をメモリに格納しておく必要がある。
In such an input/output system having a dynamic path selection function, each input/output device is connected to each of a plurality of paths including the input/output control device to the processor which is the access source, and the input/output device is connected to each of a plurality of paths including the input/output control device, and it is possible to select any one of the paths. ,
It is configured so that it can be connected to the input/output control device of that path. After one input/output control device connects and starts up the input/output devices, the input/output device is disconnected to perform mechanical operation, and at the same time, that input/output control device can start up other input/output devices.
Furthermore, after the input/output device completes its mechanical operation, it utilizes a vacant path to reconnect with the input/output control device on that path to exchange data. In this way, after activation, the I/O control device of a free path is reconnected, so the I/O control device of the activated path may be reconnected to the I/O control device of another path, and for this reason, when disconnected, Path control information must be stored in memory.

このメモリには、再結合時の制御に必要なパス
制御情報が保持されており、この内容に謝りがあ
ると再結合制御が円滑に進まず、従つて係る動的
パス選択機能を行なうことができなくなる。
This memory holds path control information necessary for control at the time of recombination, and if the contents are not correct, recombination control will not proceed smoothly, and therefore the dynamic path selection function will not be performed. become unable.

従来、係るメモリの異常はチエツクされておら
ず、実際の再結合時において動作エラーとして間
接的に検出されるだけであつた。
Conventionally, such memory abnormalities were not checked and were only indirectly detected as operational errors during actual recombination.

このため、再結合制御されないとエラーが判明
しないため、時前に検知できず、無用な再結合制
御を繰返すという問題があつた。
For this reason, the error cannot be detected unless the recombination control is performed, so there is a problem in that the error cannot be detected in advance and the recombination control is repeated unnecessarily.

〔発明の目的〕[Purpose of the invention]

本発明の目的は、係る動的パス選択機能のため
に設けられたメモリの障害による異常を早期に検
出し、早急な対策を施しうる入出力システムのメ
モリ診断方式を提供するにある。
An object of the present invention is to provide a memory diagnosis method for an input/output system that can detect abnormalities due to failures in a memory provided for such a dynamic path selection function at an early stage and take immediate countermeasures.

〔発明の構成〕[Structure of the invention]

このため、本発明は、共通のアクセス源に接続
され各々入出力制御部を含む複数のパスと、該複
数のパスの各々に接続される入出力装置と、排他
制御及び再結合制御のためのパス制御情報を保持
するメモリとを有し、該アクセス源からのアクセ
ス要求を受け、該メモリのパス制御情報を参照
し、アクセスする入出力装置が使用中でないこと
を確認して、該入出力制御部が該入出力装置を起
動して、一のパスに結合し、該パスの占有解除を
行うとともに、該メモリにパス制御情報を書き込
み、該入出力装置の準備完了信号により、該メモ
リのパス制御情報を参照し、空いているパスと再
結合してデータ転送を行い、転送終了により、該
メモリの対応するパス制御情報を消去する動的パ
ス選択機能を有する入出力システムであつて、該
メモリの診断回路を設け、少なくとも該入出力装
置の制御中に、該複数のパスの入出力制御部の
各々が該メモリをアクセスしていないことを検出
して、該診断回路が該メモリの正常性チエツクを
行うことを特徴としている。
Therefore, the present invention provides a plurality of paths connected to a common access source and each including an input/output control unit, an input/output device connected to each of the plurality of paths, and an input/output device for exclusive control and recombination control. It has a memory that holds path control information, receives an access request from the access source, refers to the path control information in the memory, confirms that the input/output device to be accessed is not in use, and then processes the input/output device. The control unit starts up the input/output device, connects it to one path, releases the occupation of the path, writes path control information to the memory, and uses the readiness signal of the input/output device to read the memory. An input/output system having a dynamic path selection function that refers to path control information, performs data transfer by recombining with a vacant path, and erases the corresponding path control information in the memory upon completion of the transfer, A diagnostic circuit for the memory is provided, and at least during control of the input/output device, the diagnostic circuit detects that each of the input/output control units of the plurality of paths is not accessing the memory. It is characterized by performing a normality check.

〔発明の実施例〕[Embodiments of the invention]

以下、本発明を実施例により詳細に説明する。 Hereinafter, the present invention will be explained in detail with reference to Examples.

第1図は本発明に係る動的パス選択機能を有す
る入出力システムのブロツク図であり、DASDサ
ブシステムを示している。
FIG. 1 is a block diagram of an input/output system with dynamic path selection according to the present invention, showing the DASD subsystem.

図中、1はプロセツサ(アクセス源)であり、
入出力システムをアクセスしてデータ処理を行な
うものであり、2つのチヤネル部1a,1bを有
しているもの、DKCは磁気デイスク(入出力)
制御装置であり、各々プロセツサ1のチヤネル部
1a,1bに接続されるもの、2,4は制御部
(以下デイレクタと称す)であり、磁気デイスク
制御装置の制御部を構成し、プロセツサ1のチヤ
ネル部1a,1bからアクセス要求を受け、所望
の処理を行なつてデータのやりとりを行なうも
の。3,5はアダプタであり、各々アダプタ制御
部30,50及びメモリ31,51とで構成さ
れ、アダプタ制御部30,50はデイレクタ2,
4からの指令を判別し、メモリ31,51又は後
述する磁気デイスクへ選択送出するとともにシリ
アル−パラレル変換を行うもの、メモリ31,5
1はパス制御情報を格納するものである。
In the figure, 1 is a processor (access source),
It accesses the input/output system to process data, and has two channel sections 1a and 1b.DKC is a magnetic disk (input/output)
2 and 4 are control units (hereinafter referred to as directors) that constitute the control unit of the magnetic disk control unit and are connected to the channel units 1a and 1b of the processor 1, respectively. A device that receives access requests from units 1a and 1b, performs desired processing, and exchanges data. Reference numerals 3 and 5 denote adapters, each of which is composed of an adapter control section 30, 50 and a memory 31, 51, and the adapter control section 30, 50 is connected to the director 2,
4, and selectively sends it to the memory 31, 51 or a magnetic disk to be described later, and performs serial-to-parallel conversion; the memory 31, 5
1 stores path control information.

60,61…6nは磁気デイスク(装置)であ
り、各々後述するケーブルを介しアダプタ3,5
に接続されるもの、7,8は第1、第2のケーブ
ルであり、各磁気デイスク60,61…6nを2
つの磁気デイスク制御装置DKCの各々に接続さ
せるもの、9a,9bは制御線であり、各磁気デ
イスク60,61…6nが各磁気デイスク制御装
置DKCに制御信号(割込み信号)を通知するた
めのものである。
60, 61...6n are magnetic disks (devices), which are respectively connected to adapters 3 and 5 via cables to be described later.
and 7 and 8 are first and second cables, which connect each magnetic disk 60, 61...6n to 2
Control lines 9a and 9b are connected to each of the two magnetic disk control devices DKC, and are used by each magnetic disk 60, 61...6n to notify control signals (interrupt signals) to each magnetic disk control device DKC. It is.

この様に、動的パス選択機能を有する入出力シ
ステムでは、プロセツサ等のアクセス源に対し、
各磁気デイスク(入出力装置)60〜6nは各々
磁気デイスク制御装置(入出力制御装置)DKC
を含む2つのパスで接続され、いずれかのパスを
利用してアクセスされる様に構成されており、各
パスの磁気デイスク制御装置DKCがアクセス源
であるプロセツサ1の指令により磁気デイスクを
制御する様にしている。
In this way, in an input/output system with a dynamic path selection function, for access sources such as processors,
Each magnetic disk (input/output device) 60 to 6n is a magnetic disk control device (input/output control device) DKC.
The magnetic disk controller DKC of each path controls the magnetic disk according to instructions from processor 1, which is the access source. I'm doing it like that.

次に、第1図実施例構成の動的パス選択動作を
第2図動作説明図及び第3図タイムチヤートによ
り説明する。
Next, the dynamic path selection operation of the embodiment configuration of FIG. 1 will be explained with reference to the operation explanatory diagram of FIG. 2 and the time chart of FIG. 3.

プロセツサ1が磁気デイスクをアクセスする
時には、プロセツサ1はチヤネル部1a(又は
1b)よりデイレクタ2(又は4)にアクセス
要求(リード/ライト、指令アドレス)を発す
る。磁気デイスク60をアクセスするには、デ
イレクタ2はアダプタ3を介しメモリ31,5
1の内容を読出し、磁気デイスク60が使用中
でないかを判別し、使用中でなければ、デイレ
クタ2はアダプタ3を介し磁気デイスク60に
起動命令を与え、ケーブル7を介し磁気デイス
ク60と結合する(第2図A)。
When the processor 1 accesses the magnetic disk, the processor 1 issues an access request (read/write, command address) to the director 2 (or 4) from the channel section 1a (or 1b). To access the magnetic disk 60, the director 2 connects the memories 31 and 5 via the adapter 3.
1 and determines whether the magnetic disk 60 is in use. If not, the director 2 gives a start command to the magnetic disk 60 via the adapter 3 and connects it to the magnetic disk 60 via the cable 7. (Figure 2A).

これによつて、デイレクタ2は磁気デイスク
60にリード/ライト命令及びトラツク、シリ
ンダアドレスを転送する。
As a result, the director 2 transfers the read/write command, track, and cylinder address to the magnetic disk 60.

この転送の終了によつて磁気デイスク60か
ら応答信号を得ると、デイレクタ2はメモリ3
1及び51にアダプタ3を介しパスグループ情
報(使用したパスのグループ名)及びデバイス
固有情報(アクセスの状態、デバイスアドレ
ス、トラツク、シリンダアドレス等)を書込
み、磁気デイスク60への制御を止め、パスの
占有を解除し、突き離す(第2図C)。磁気デ
イスク60は上述の与えられた命令、アドレス
に基き、ヘツドのシーク動作を開始する。
Upon receiving a response signal from the magnetic disk 60 upon completion of this transfer, the director 2 receives a response signal from the memory 3.
1 and 51 via the adapter 3, write path group information (the group name of the path used) and device-specific information (access status, device address, track, cylinder address, etc.), stop controlling the magnetic disk 60, and Release the possession of the object and separate it (Fig. 2C). The magnetic disk 60 starts a head seek operation based on the above-described given command and address.

次に、磁気デイスク60のシーク動作が完了
すると、準備完了信号が制御線9a,9bを介
しアダプタ3,5に与えられる。この時、デイ
レクタ2、アダプタ3、ケーブル7の第1のパ
スが他の磁気デイスクと結合中であり、デイレ
クタ4、アダプタ5、ケーブル8の第2のパス
が空であるとすると、この完了信号はデイレク
タ4に受付けられる。この時、デイレクタ4は
メモリ51のパスグループ情報を読出し、ステ
ツプで結合した第1のパスが自己の第2のパ
スと同一グループ、即ち、同一のプロセツサ1
に対するものかを確認し、この完了信号を受付
け、デイレクタ4はアダプタ5を介しケーブル
8により磁気デイスク60と再結合する(第2
図D)。
Next, when the seek operation of the magnetic disk 60 is completed, a ready signal is given to the adapters 3 and 5 via the control lines 9a and 9b. At this time, assuming that the first path of the director 2, adapter 3, and cable 7 is being combined with another magnetic disk, and the second path of the director 4, adapter 5, and cable 8 is empty, this completion signal is accepted by the director 4. At this time, the director 4 reads the path group information from the memory 51, and confirms that the first path connected in the step is in the same group as its second path, that is, the same processor 1.
The director 4 confirms that it is the one for the second
Figure D).

これによつてデイレクタ4と磁気デイスク6
0間でデータの転送が行なわれ、磁気デイスク
60からのデータの読取り、又はデータの書込
が実行される。
As a result, the director 4 and the magnetic disk 6
Data is transferred between 0 and 0, and data is read from or written to the magnetic disk 60.

データの転送が終了すると、デイレクタ4は
アダプタ5を介しメモリ31,51の当該磁気
デイスク60に対応する内容を消去する。
When the data transfer is completed, the director 4 erases the contents of the memories 31 and 51 corresponding to the magnetic disk 60 via the adapter 5.

一方、ステツプ、中に、磁気デイスク6
0へのアクセスが、例えばチヤネル部1bを介
し生じた時は、デイレクタ4がアダプタ5を介
しメモリ31,51の内容を読出し、磁気デイ
スク60が使用中であることを確認して、アク
セスの不許可をチヤネル部1bへ返し、競合起
動を防止する、逆に第2図Bの如く磁気デイス
ク61へのアクセスがチヤネル部1を介し生じ
た時は、デイレクタ4がアダプタ5を介し、メ
モリ31,51の内容から使用中でないことを
確認し、磁気デイスク61とアダプタ5、ケー
ブル8を介しデイレクタ4が結合し、同時動作
が行なわれる。
Meanwhile, inside the step, there is a magnetic disk 6.
When access to 0 occurs, for example, via the channel section 1b, the director 4 reads the contents of the memories 31 and 51 via the adapter 5, confirms that the magnetic disk 60 is in use, and prevents the access from occurring. Permission is returned to the channel unit 1b to prevent conflicting activation.Conversely, when access to the magnetic disk 61 occurs via the channel unit 1 as shown in FIG. 2B, the director 4 accesses the memory 31, It is confirmed from the contents of 51 that it is not in use, and the magnetic disk 61 is connected to the director 4 via the adapter 5 and cable 8, and simultaneous operations are performed.

この様に、メモリ31,51は競合防止のため
の排他制御と再結合時の結合制御のために用いら
れるパス制御情報を格納している。
In this way, the memories 31 and 51 store path control information used for exclusive control to prevent contention and for connection control at the time of recombination.

これをタイムチヤートで示すと、第3図の如く
なり、メモリ31,51は起動、つき離し、完
了、終了時以外にはアクセスされることがない。
This is shown in a time chart as shown in FIG. 3, and the memories 31 and 51 are not accessed except during startup, disconnection, completion, and termination.

そこで、本発明ではこの様な空き時間を利用し
てメモリの診断を行ない、メモリの正常性を保証
する様にしている。
Therefore, in the present invention, the memory is diagnosed using such free time to ensure the normality of the memory.

第4図は本発明の一実施例ブロツク図であり、
第1図のアダプタ3(又は5)の詳細を示してい
る。
FIG. 4 is a block diagram of an embodiment of the present invention.
2 shows details of the adapter 3 (or 5) in FIG. 1. FIG.

図中、第1図と同一のものは同一の記号で示し
てあり、31aはアドレスレジスタであり、メモ
リ31のアドレスをセツトするためのもの、31
bはデータレジスタであり、メモリ31から読出
されたデータをセツトするためのもの、32は制
御回路であり、アダプタ制御部30からの指令に
より、メモリ31をアクセスし、メモリ31から
データを読出し、又はデータを書込み、アダプタ
制御部30に通知するもの、33はタイブレーカ
であり、メモリ31,51を時分割で読出し制御
するもの、34は診断回路であり、アダプタ制御
部30の診断命令に応じメモリ31及び51に読
出し命令を与えメモリ31,51の内容を読出し
診断を行なうもの、35は比較回路であり、デー
タバスを介してアダプタ5のメモリ51より送ら
れてくる読出しデータとメモリ31の読出しデー
タとを比較して、比較結果を診断回路34に通知
するものである。
In the figure, the same parts as in FIG. 1 are indicated by the same symbols, and 31a is an address register for setting the address of memory 31;
b is a data register for setting data read out from the memory 31; 32 is a control circuit which accesses the memory 31 and reads data from the memory 31 according to instructions from the adapter control section 30; 33 is a tie breaker that reads and controls the memories 31 and 51 in a time-sharing manner; 34 is a diagnostic circuit that reads and controls the memory 31 and 51 in response to diagnostic commands from the adapter controller 30; A comparator circuit 35 gives a read command to the memories 31 and 51 to read and diagnose the contents of the memories 31 and 51, and a comparison circuit 35 compares the read data sent from the memory 51 of the adapter 5 via the data bus with the data of the memory 31. It compares the read data and notifies the diagnostic circuit 34 of the comparison result.

次に、第4図実施例構成の動作について説明す
る。
Next, the operation of the embodiment shown in FIG. 4 will be explained.

(a) アダプタ制御部30は空き時間、即ちパス結
合後のデータ転送期間A,C(及びシーク時に
他の入出力装置に結合しない時はその期間B)
に診断命令を診断回路34に与える。
(a) The adapter control unit 30 uses idle time, that is, data transfer periods A and C after path connection (and period B when not connected to another input/output device during seek)
A diagnostic command is then given to the diagnostic circuit 34.

(b) 診断回路34は、タイブレーカ33によつて
アダプタ5がメモリ31,51を使用中でない
ことを検出し、アドレスバスを介しメモリ3
1,51にチエツクすべきメモリアドレスを与
え、アドレスレジスタ31a及びメモリ51の
アドレスレジスタ(図示せず)にセツトする。
これとともにメモリ31,51にリード命令を
与え、メモリ31の対応アドレスの内容をデー
タレジスタ31bに読出し、同様にメモリ51
の内容をデータレジスタ(図示せず)にセツト
せしめる。
(b) The diagnostic circuit 34 detects by the tie breaker 33 that the adapter 5 is not using the memories 31 and 51, and connects the memory 3 via the address bus.
The memory address to be checked is given to 1 and 51, and set in the address register 31a and the address register (not shown) of the memory 51.
At the same time, a read command is given to the memories 31 and 51, the contents of the corresponding address of the memory 31 are read to the data register 31b, and the memory 51 is similarly given a read command.
The contents of are set in a data register (not shown).

(c) 比較回路35はデータレジスタ31bの内容
とデータバスを介して送られてくるメモリ51
の内容を比較し、比較結果を診断回路34に通
知する。
(c) The comparison circuit 35 compares the contents of the data register 31b with the memory 51 sent via the data bus.
and notifies the diagnostic circuit 34 of the comparison result.

(d) 一方、データレジスタ31bの内容は診断回
路34に与えられ、パリテイチエツクが行なわ
れる。
(d) On the other hand, the contents of the data register 31b are given to the diagnostic circuit 34, where a parity check is performed.

(e) この様にして診断回路34はメモリ31,5
1の両方の所定のアドレスの内容を読出し、両
メモリ31,51の内容の照合及び読出しデー
タのパリテイーチエツクを行い、メモリ31,
51の正常性を診断し、エラーが検出された時
にはこれをアダプタ制御部30に通知する。
(e) In this way, the diagnostic circuit 34
1, the contents of both memories 31 and 51 are collated, and the read data is parity checked.
51, and when an error is detected, this is notified to the adapter control unit 30.

(f) アダプタ制御部30は、このエラー通知をデ
イレクタ2へ報告し、適切なリカバリー処理を
行なわしめる。
(f) The adapter control unit 30 reports this error notification to the director 2, and performs appropriate recovery processing.

同様にアダプタ5も同一の構成を有し、アダ
プタ3のメモリ不使用時に同様の診断動作を行
なう。
Similarly, the adapter 5 has the same configuration and performs the same diagnostic operation when the memory of the adapter 3 is not used.

一方、通常のメモリ31,51への書込み/読
出しは制御回路32が行ない、制御回路32はア
ダプタ制御部30を介してデイレクタ2より与え
られる書込み指令に基づき、メモリ31,51に
ライト命令を与え、且つアドレスバスを介しアド
レスをアドレスレジスタ31a(及びメモリ51
のアドレスレジスタ)に与え、パス制御情報を図
示しないデータバスによつて両メモリ31,51
へ与え、メモリ31,35にパス制御情報を書込
む。またデイレクタ2より読出し命令が与えられ
た時は、制御回路32はメモリ31,51にリー
ド命令を、アドレスバスを介しアドレスを与え、
各データレジスタ31bからメモリからの読出し
データを受け、制御回路32がアダプタ制御部3
0を介しデイレクタ2へ転送する。
On the other hand, normal writing/reading to and from the memories 31 and 51 is performed by the control circuit 32, and the control circuit 32 gives a write command to the memories 31 and 51 based on a write command given from the director 2 via the adapter control unit 30. , and sends the address to the address register 31a (and memory 51) via the address bus.
address register) and pass control information to both memories 31 and 51 via a data bus (not shown).
and write the path control information in the memories 31 and 35. Further, when a read command is given from the director 2, the control circuit 32 gives the read command to the memories 31 and 51 and gives an address via the address bus.
The control circuit 32 receives read data from the memory from each data register 31b, and the control circuit 32
0 to director 2.

上記の説明では、パス制御情報を格納するメモ
リを両アダプタ3,5に設けているが、デイレク
タ2,4に設けてもよく、また、両磁気デイスク
制御装置がアクセスできる様にすれば1つのメモ
リで構成してもよい。
In the above explanation, the memory for storing path control information is provided in both adapters 3 and 5, but it may also be provided in directors 2 and 4. Also, if both magnetic disk control devices can access it, one memory is provided. It may also be configured with memory.

以上本発明を一実施例により説明したが、本発
明は本発明の主旨に従い種々の変形が可能であ
り、本発明からこれらを排除するものではない。
Although the present invention has been described above using one embodiment, the present invention can be modified in various ways according to the gist of the present invention, and these are not excluded from the present invention.

〔発明の効果〕〔Effect of the invention〕

以上説明した様に、本発明によれば、次の効果
を奏する。
As explained above, according to the present invention, the following effects are achieved.

動的パス選択のための排他制御及び再結合制
御を行うに必要なパス制御情報を保持するメモ
リを、入出力装置の制御中の空き時間を利用し
て、診断するので、早期にメモリの障害を検出
できる。
The memory that holds the path control information necessary to perform exclusive control and recombination control for dynamic path selection is diagnosed using free time while controlling input/output devices, so memory failures can be detected early. can be detected.

入出力装置の制御中の空き時間を利用して、
メモリを診断するので、再結合制御前に、メモ
リの障害を検出でき、メモリの障害による無用
な再結合制御を防止できる。
Utilizing free time while controlling input/output devices,
Since the memory is diagnosed, memory failures can be detected before recombination control, and unnecessary recombination control due to memory failures can be prevented.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明に係る動的パス選択機能を有す
る入出力システムブロツク図、第2図は第1図構
成による動的パス選択動作説明図、第3図はその
タイムチヤート図、第4図は本発明の一実施例要
部ブロツク図である。 図中、DKC……磁気デイスク制御装置(入出
力制御装置)、60〜6n……磁気デイスク(入
出力装置)、7,8……ケーブル、31,51…
…メモリ、34……診断回路。
FIG. 1 is a block diagram of an input/output system having a dynamic path selection function according to the present invention, FIG. 2 is an explanatory diagram of the dynamic path selection operation according to the configuration shown in FIG. 1, FIG. 3 is a time chart thereof, and FIG. 4 1 is a block diagram of a main part of an embodiment of the present invention. In the figure, DKC...magnetic disk control device (input/output control device), 60-6n...magnetic disk (input/output device), 7, 8... cable, 31, 51...
...Memory, 34...Diagnostic circuit.

Claims (1)

【特許請求の範囲】 1 共通のアクセス源に接続され各々入出力制御
部を含む複数のパスと、該複数のパスの各々に接
続される入出力装置と、排他制御及び再結合制御
のためのパス制御情報を保持するメモリとを有
し、 該アクセス源からのアクセス要求を受け、該メ
モリのパス制御情報を参照し、アクセスする入出
力装置が使用中でないことを確認して、該入出力
制御部が該入出力装置を起動して、一のパスに結
合し、 該パスの占有解除を行うとともに、該メモリに
パス制御情報を書き込み、 該入出力装置の準備完了信号により、該メモリ
のパス制御情報を参照し、空いているパスと再結
合してデータ転送を行い、転送終了により、該メ
モリの対応するパス制御情報を消去する動的パス
選択機能を有する入出力システムであつて、 該メモリの診断回路を設け、少なくとも該入出
力装置の制御中に、該複数のパスの入出力制御部
の各々が該メモリをアクセスしていないことを検
出して、該診断回路が該メモリの正常性チエツク
を行うことを 特徴とする入出力システムのメモリ診断方式。
[Claims] 1. A plurality of paths connected to a common access source and each including an input/output control unit, an input/output device connected to each of the plurality of paths, and a plurality of paths for exclusive control and recombination control. It has a memory that holds path control information, receives an access request from the access source, refers to the path control information in the memory, confirms that the input/output device to be accessed is not in use, and then processes the input/output device. The control unit starts up the input/output device, connects it to one path, releases the occupation of the path, writes path control information to the memory, and uses the readiness signal of the input/output device to release the memory. An input/output system having a dynamic path selection function that refers to path control information, performs data transfer by recombining with a vacant path, and erases the corresponding path control information in the memory upon completion of the transfer, A diagnostic circuit for the memory is provided, and at least during control of the input/output device, the diagnostic circuit detects that each of the input/output control units of the plurality of paths is not accessing the memory. A memory diagnostic method for an input/output system characterized by performing a normality check.
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Citations (3)

* Cited by examiner, † Cited by third party
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JPS5026417A (en) * 1973-02-28 1975-03-19
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JPS58182775A (en) * 1982-04-20 1983-10-25 Toshiba Corp Self-diagnosing system of magnetic disk

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