JPH04120376U - Relay inspection circuit - Google Patents
Relay inspection circuitInfo
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- JPH04120376U JPH04120376U JP2553191U JP2553191U JPH04120376U JP H04120376 U JPH04120376 U JP H04120376U JP 2553191 U JP2553191 U JP 2553191U JP 2553191 U JP2553191 U JP 2553191U JP H04120376 U JPH04120376 U JP H04120376U
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- Testing Electric Properties And Detecting Electric Faults (AREA)
Abstract
(57)【要約】
【目的】 リ−ドリレ−のチャタリングを正確に検出で
きるリレ−検査回路。
【構成】 第１のスイッチと抵抗の中点の電位を第１の
基準電位と比較する第１のコンパレ−タと、第１のスイ
ッチと抵抗の中点の電位を第２の基準電位と比較する第
２のコンパレ−タと、第１のコンパレ−タの出力がプリ
セット端子に接続されＤ端子が共通電位点に接続された
第１のフリップフロップと、第２のコンパレ−タの出力
がプリセット端子に接続されＤ端子が共通電位点に接続
された第２のフリップフロップと、第１、第２のフリッ
プフロップのクロック端子に診断パルスを出力するパル
ス発生回路とを設け、リレ−のチャタリングの検出とと
もに不良モ−ドを検査するようにしている。
(57) [Summary] [Purpose] A relay inspection circuit that can accurately detect chattering in a reed relay. [Structure] A first comparator that compares the potential at the midpoint of the first switch and the resistor with a first reference potential, and a first comparator that compares the potential at the midpoint of the first switch and the resistor with a second reference potential. a second comparator whose output is connected to a preset terminal and whose D terminal is connected to a common potential point; A second flip-flop is connected to the terminal and the D terminal is connected to a common potential point, and a pulse generation circuit outputs a diagnostic pulse to the clock terminals of the first and second flip-flops. In addition to detection, failure modes are also inspected.
Description
【０００１】0001
本考案は、リ−ドリレ−のチャタリングを検出するリレ−検査回路に関し、更 に詳しくは、チャタリングを正確に検出するとともにリ−ドリレ−の故障モ−ド を検査することができるリレ−検査回路に関する。 The present invention relates to a relay inspection circuit for detecting chattering in a reed relay. For details, see how to accurately detect chattering and detect reed relay failure modes. The present invention relates to a relay test circuit that can test a relay.
【０００２】0002
リ−ドリレ−は、半導体スイッチに比べ信頼性が低いが、オン抵抗が低く、オ フ時のリ−ク電流が小さいためＬＳＩテスタ等には広く用いられている。 しかし、リ−ドリレ−は、オン動作の制御信号を受けてから安定に動作するま でチャタリングがあるため、ＬＳＩテスタシステムの要求動作時間までに安定し てオン状態になっていることが必要欠くべからざる条件となっている。 図３は、リ−ドリレ−のチャタリングの検査の様子を示した説明図で、（ａ） はリ−ドリレ−の制御信号Ｓ、（ｂ）はリ−ドリレ−の動作状態、（ｈ）はリ− ドリレ−の動作状態を検査するタイミング信号Ｓ7 を示したものである。 尚、図は、ＬＳＩテスタシステムの要求動作時間Ｔ0 以降にリ−ドリレ−のチ ャタリングが発生がある場合で、リ−ドリレ−が要求動作時間Ｔ0 を満たしてい ない場合を示したものである。 Although reed relays are less reliable than semiconductor switches, they have low on-resistance and It is widely used in LSI testers and the like because the leakage current during the off state is small. However, reed relays do not operate stably until they receive an on-operation control signal. Due to chattering, it may not stabilize within the required operating time of the LSI tester system. It is an indispensable condition that the device be in the on state. FIG. 3 is an explanatory diagram showing how a reed relay is inspected for chattering, and (a) is the control signal S of the reed relay, (b) is the operating state of the reed relay, and (h) is the reed relay control signal S. This figure shows a timing signal S7 for checking the operating state of the relay relay. The figure shows that the lead relay is turned off after the required operating time T0 of the LSI tester system. If chattering occurs and the reed relay satisfies the required operating time T0. This shows the case where there is no.
【０００３】0003
しかしながら、このような従来のリ−ドリレ−の検査は、時刻ｔ5 のタイミン グ信号Ｓ73によっても、時点ｔ6 の確認のためのタイミング信号Ｓ74によっても 、その時点のリ−ドリレ−の状態のみを測定しているために、図３の様に要求動 作時間Ｔ0 以降にチャタリングがあってもチャタリングを見逃してしまうことが ある。 However, such a conventional reed relay inspection is performed at the timing of time t5. Both by the timing signal S73 and by the timing signal S74 for confirmation of the time t6. , because only the state of the reed relay at that point in time is measured, the required behavior is not as shown in Figure 3. Even if chattering occurs after the production time T0, it may be missed. be.
【０００４】 本考案は、このような点に鑑みてなされたもので、リ−ドリレ−のチャタリン グを正確に検出するとともに、リレ−の継時的な劣化も検出できるリレ−検査回 路を提供することを目的としている。0004 The present invention was developed in view of the above points, and is designed to reduce the chatter of lead relays. A relay inspection circuit that can accurately detect relay deterioration as well as detect relay deterioration over time. The purpose is to provide a route.
【０００５】[0005]
このような目的を達成するために、本考案は、 オン／オフして信号を伝達するリレ−の動作状態を検査するリレ−検査回路で あって、 一端が抵抗を介して正電位と接続され、他端が前記リレ−の一端に接続された 第１のスイッチと、 前記リレ−の他端と共通電位間に接続され、前記第１のスイッチと同期してオ ン／オフする第２のスイッチと、 前記第１のスイッチと前記抵抗の中点の電位を前記リレ−の開離不良の判断の 基準になる電位と比較する第１のコンパレ−タと、 前記第１のスイッチと前記抵抗の中点の電位を前記リレ−の接触不良の判断の 基準になる電位と比較する第２のコンパレ−タと、 前記第１のコンパレ−タの出力がプリセット端子に接続され、Ｄ端子が共通電 位点に接続された第１のフリップフロップと、 前記第２のコンパレ−タの出力がプリセット端子に接続され、Ｄ端子が共通電 位点に接続された第２のフリップフロップと、 前記第１、第２のフリップフロップのクロック端子に診断パルスを出力するパ ルス発生回路と、 を設け、前記第１、第２のフリップフロップのＱ端子から出力される信号によ って、前記リレ−のチャタリングの検出とともに不良モ−ドを検査することを特 徴としている。 In order to achieve this purpose, the present invention A relay test circuit that tests the operating status of relays that transmit signals by turning on and off. There it is, One end is connected to a positive potential through a resistor, and the other end is connected to one end of the relay. a first switch; The relay is connected between the other end and a common potential, and is turned on in synchronization with the first switch. a second switch to turn on/off; The potential at the midpoint between the first switch and the resistor is used to determine if the relay is open. a first comparator for comparison with a reference potential; The potential at the midpoint between the first switch and the resistor is used to determine if there is a contact failure in the relay. a second comparator for comparison with a reference potential; The output of the first comparator is connected to the preset terminal, and the D terminal is connected to the common voltage. a first flip-flop connected to the point; The output of the second comparator is connected to the preset terminal, and the D terminal is connected to the common voltage. a second flip-flop connected to the point; A pad that outputs a diagnostic pulse to the clock terminals of the first and second flip-flops. a pulse generation circuit, is provided, and the signal output from the Q terminals of the first and second flip-flops Therefore, in addition to detecting the chatter of the relay, it is especially important to check the failure mode. It is a sign.
【０００６】[0006]
本考案の各構成要素は、次に示すような作用をする。 第１、第２のスイッチは、被検査リ−ドリレ−を接続する。 第１、第２のコンパレ−タは、リ−ドリレ−の開離不良及び接触不良の基準に なる電位を比較し、その結果を第１、第２のＤ型フリップフロップに出力する。 第１、第２のＤ型フリップフロップは、プリセット端子（ＰＲ端子）にロ−レ ベルが入力されている時には、ハイレベルを出力し、プリセット端子（ＰＲ端子 ）にハイレベルが入力されている時には、パルス信号によってＤ端子のデ−タを 出力する。 パルス発生器は、第１、第２のＤ型フリップフロップに診断パルスを出力する 。 Each component of the present invention operates as shown below. The first and second switches connect the reed relay to be tested. The first and second comparators are used as standards for disconnection failure and contact failure of the reed relay. The potentials are compared and the results are output to the first and second D-type flip-flops. The first and second D-type flip-flops are low level to the preset terminal (PR terminal). When the bell is input, it outputs high level and connects it to the preset terminal (PR terminal). ), when a high level is input to Output. The pulse generator outputs diagnostic pulses to the first and second D-type flip-flops. .
【０００７】[0007]
以下図面を用いて、本考案の一実施例を詳細に説明する。図１は、本考案の一 実施例を示すリレ−検査回路の構成ブロック図である。１は検査対象のリ−ドリ レ−で、一端に印加される検査信号Ｓ0 をオン／オフして、他端に接続されてい る被検査ＩＣ２（以下ＤＵＴと省略する）に出力する。ＳＷ1 はリ−ドリレ−１ のＤＵＴ２側に接続された第１のスイッチで、抵抗Ｒ1 を介して電源Ｖccに接続 されている。ＳＷ2 は第１のスイッチと同期してオン／オフする第２のスイッチ で、一端がリ−ドリレ−１の信号入力側に接続され、他端が共通電位と接続され ている。 An embodiment of the present invention will be described in detail below with reference to the drawings. Figure 1 shows one part of the present invention. 1 is a configuration block diagram of a relay test circuit showing an embodiment. FIG. 1 is the lead to be inspected The test signal S0 applied to one end is turned on/off, and the test signal S0 applied to one end is turned on/off. The output signal is output to the IC to be tested 2 (hereinafter abbreviated as DUT). SW1 is lead relay 1 The first switch is connected to the DUT2 side of the has been done. SW2 is a second switch that turns on/off in synchronization with the first switch. One end is connected to the signal input side of reed relay 1, and the other end is connected to the common potential. ing.
【０００８】 Ｒ2 は分圧抵抗で、電源Ｖccと共通電位間に抵抗Ｒ21、抵抗Ｒ22及び抵抗Ｒ23 が直列接続されて設けられている。 ３は第１のコンパレ−タで、非反転入力端子に第１のスイッチＳＷ1 と抵抗Ｒ 1 の中点（ａ点）が接続され、反転入力端子に抵抗Ｒ21と抵抗Ｒ22の中点（ｂ点 ）が接続されている。 ４は第２のコンパレ−タで、非反転入力端子に抵抗Ｒ22と抵抗Ｒ23の中点（ｃ 点）が接続され、反転入力端子に第１のスイッチＳＷ1 と抵抗Ｒ1 の中点（ａ点 ）が接続されている。[0008] R2 is a voltage dividing resistor, and resistors R21, R22, and R23 are connected between the power supply Vcc and the common potential. are connected in series. 3 is a first comparator, which has a non-inverting input terminal connected to a first switch SW1 and a resistor R. The midpoint of resistor R21 and resistor R22 (point b) is connected to the inverting input terminal. ) are connected. 4 is a second comparator, which has a non-inverting input terminal connected to the midpoint (c The midpoint between the first switch SW1 and the resistor R1 (point a) is connected to the inverting input terminal. ) are connected.
【０００９】 ５は第１のコンパレ−タ３の出力がプリセット端子（ＰＲ端子）に接続された 第１のＤ型フリップフロップで、Ｄ端子が共通電位点に接続され、クロック端子 （ＣＫ端子）がパルス発生器６に接続されている。 ７は第２のコンパレ−タ４の出力がプリセット端子（ＰＲ端子）に接続された 第２のＤ型フリップフロップで、Ｄ端子が共通電位点に接続され、クロック端子 （ＣＫ端子）がパルス発生器６に接続されている。[0009] 5, the output of the first comparator 3 is connected to the preset terminal (PR terminal) In the first D-type flip-flop, the D terminal is connected to a common potential point, and the clock terminal (CK terminal) is connected to the pulse generator 6. 7, the output of the second comparator 4 is connected to the preset terminal (PR terminal) In the second D-type flip-flop, the D terminal is connected to a common potential point, and the clock terminal (CK terminal) is connected to the pulse generator 6.
【００１０】 第１、第２のＤ型フリップフロップ５、７は、パルス発生器６から入力される 診断パルス信号で、プリセット端子（ＰＲ端子）に入力される信号に基づいてＱ 出力をＣＰＵ８に出力する。 ここで用いられるＤ型フリップフロップは、プリセット端子（ＰＲ端子）にロ −レベルが入力されている時には、ハイレベルを出力し、プリセット端子（ＰＲ 端子）にハイレベルが入力されている時には、診断パルス信号によってＤ端子の デ−タを出力するようになっている。 尚、ＣＰＵは、第１、第２のスイッチＳＷ1,2 やパルス発生器６等を制御する他 に、第１、第２のＤ型フリップフロップ５、７の出力によってリ−ドリレ−１の 動作状態を判断する。0010 The first and second D-type flip-flops 5 and 7 receive input from the pulse generator 6. Q is a diagnostic pulse signal based on the signal input to the preset terminal (PR terminal). The output is output to the CPU8. The D-type flip-flop used here is connected to the preset terminal (PR terminal). - When a level is input, it outputs a high level and preset terminal (PR When a high level is input to the D terminal (terminal), the diagnostic pulse signal It is designed to output data. In addition, the CPU controls the first and second switches SW1, 2, the pulse generator 6, etc. Then, the reed relay 1 is activated by the outputs of the first and second D-type flip-flops 5 and 7. Determine operating status.
【００１１】 図２は、本考案のリレ−検査回路の動作を説明するタイムチャ−トで、（ａ） はＣＰＵからリ−ドリレ−に出力される制御信号Ｓ1 、（ｂ）はリ−ドリレ−の 動作状態、（ｃ）は第１のコンパレ−タの出力信号Ｓ2 、（ｄ）は第２のコンパ レ−タの出力信号Ｓ3 、（ｅ）はパルス発生器から出力される診断パルス信号Ｓ 4 、（ｆ）は第１のＤ型フリップフロップの出力信号Ｓ5 、（ｇ）は第２のＤ型 フリップフロップの出力信号Ｓ6 、（ｈ）はＣＰＵの読み込みのタイミング信号 Ｓ7 である。尚、電源Ｖccは5 Ｖとし、各抵抗は、Ｒ1 ＝560 Ω、Ｒ21＝5.1 Ｋ Ω、Ｒ22＝5.1 ＫΩ、Ｒ23＝200 Ωとする。このため、ａ点の電位は、スイッチ ＳＷ1,2 のオン状態のもとで0.09Ｖ以下になり（リレ−のオン抵抗は10Ωと仮定 して）、ｂ点は2.5 Ｖ、ｃ点は0.1 Ｖとなる。[0011] FIG. 2 is a time chart explaining the operation of the relay test circuit of the present invention. is the control signal S1 output from the CPU to the reed relay, and (b) is the control signal S1 of the reed relay. Operating status, (c) is the output signal S2 of the first comparator, (d) is the output signal S2 of the second comparator. The output signal S3 of the pulse generator, (e) is the diagnostic pulse signal S output from the pulse generator. 4, (f) is the output signal S5 of the first D type flip-flop, (g) is the output signal S5 of the second D type flip-flop. Flip-flop output signal S6, (h) is the CPU read timing signal It is S7. The power supply Vcc is 5 V, and each resistor is R1 = 560 Ω, R21 = 5.1 K. Ω, R22 = 5.1 KΩ, R23 = 200 Ω. Therefore, the potential at point a is Under the on state of SW1,2, it becomes 0.09V or less (assuming that the on-resistance of the relay is 10Ω). ), the voltage at point b is 2.5 V and the voltage at point c is 0.1 V.
【００１２】 (1) 先ず、ＣＰＵ８は、第１、第２のスイッチＳＷ1,2 をオンにし、続いて、リ −ドリレ−１にオンする命令を出力する。 (2) リ−ドリレ−１は、ＣＰＵ８からの信号によって駆動コイルに電圧が印加さ れてオン状態になる。 (3) リ−ドリレ−１は、オン／オフを繰り返した後、すなわち，Ｔ1 時間のチャ タリングの後、オン状態で安定する。 (4) パルス発生器６は、ＣＰＵ８の命令に基づいて、時刻ｔ1 で第１の診断パル スＳを第１、第２のＤ型フリップフロップ５、７に出力する。0012 (1) First, the CPU 8 turns on the first and second switches SW1 and SW2, and then turns on the - Outputs a command to turn on relay relay 1. (2) In reed relay 1, voltage is applied to the drive coil by the signal from CPU8. and turns on. (3) Reed relay 1 is turned on and off repeatedly, i.e., after T1 time. After taring, it stabilizes in the on state. (4) The pulse generator 6 generates the first diagnostic pulse at time t1 based on the instruction from the CPU 8. The signal S is output to the first and second D-type flip-flops 5 and 7.
【００１３】 (5) 次に、ＣＰＵ８は、時刻ｔ2 の第１のタイミング信号Ｓ71によって、第１の Ｄ型フリップフロップ５からハイレベルを読込み、第２のＤ型フリップフロップ ７からロ−レベルを読み込む。 ＣＰＵ８は、第１のＤ型フリップフロップ５がハイレベルで第２のＤ型フリッ プフロップ７がロ−レベルの時、リ−ドリレ−１がオンになっていると判断する 。(6) しかし、時刻ｔ3 で、リ−ドリレ−１は、再びオフ状態になり、第１のコ ンパレ−タ３の出力信号Ｓ2 は、ハイレベルに反転し、第２のコンパレ−タ４の 出力信号Ｓ3 は、ロ−レベルに反転する。[0013] (5) Next, the CPU 8 receives the first timing signal S71 at time t2. Reads high level from D-type flip-flop 5, and outputs the second D-type flip-flop. Read the low level from 7. When the first D-type flip-flop 5 is at a high level, the CPU 8 outputs the second D-type flip-flop. When flop 7 is at low level, it is determined that lead relay 1 is on. . (6) However, at time t3, the reed relay 1 is turned off again, and the first controller The output signal S2 of the comparator 3 is inverted to high level, and the output signal S2 of the second comparator 4 is inverted to high level. The output signal S3 is inverted to low level.
【００１４】 (7) この時、第１のＤ型フリップフロップ５のＱ出力は、ハイレベルのままであ るが、第２のＤ型フリップフロップ７は、プリセット端子（ＰＲ端子）がロ−レ ベルに反転するために、Ｑ出力がハイレベルに反転する。 (8) 次に、ＣＰＵ８は、時刻ｔ4 の第２のタイミング信号Ｓ72によって、第１、 第２のＤ型フリップフロップ５、７の出力信号Ｓ5,6 を読み込む。ＣＰＵ８は、 第２のＤ型フリップフロップ７の出力信号Ｓ6 がハイレベルに反転しているのを 検出して、チャタリングの発生を判断する。 尚、第２のＤ型フリップフロップ７の破線で示した出力信号Ｓ6 は、チャタリ ングが起きない場合の出力を示したものである。[0014] (7) At this time, the Q output of the first D-type flip-flop 5 remains at high level. However, the second D-type flip-flop 7 has a preset terminal (PR terminal) at low level. In order to invert to a high level, the Q output inverts to a high level. (8) Next, the CPU 8 uses the second timing signal S72 at time t4 to The output signals S5,6 of the second D-type flip-flops 5,7 are read. CPU8 is The output signal S6 of the second D-type flip-flop 7 is inverted to high level. Detect and determine the occurrence of chattering. Note that the output signal S6 of the second D-type flip-flop 7 shown by the broken line is chatty. This shows the output when no matching occurs.
【００１５】 次に、リ−ドリレ−の故障モ−ドの判断基準について説明する。 リ−ドリレ−の接触抵抗が大きくなった場合 ａ点の電位がｃ点の電位より高くなると、第２のコンパレ−タ４は、出力信号 Ｓ3 がロ−レベルに反転する。このため、第１、第２のＤ型フリップフロップ５ ，７の出力信号Ｓ5,6 は、共にハイレベルになり、ＣＰＵ８は、リ−ドリレ−１ が異常であると判断する。Next, the criteria for determining the failure mode of a reed relay will be explained. When the contact resistance of the reed relay increases and the potential at point a becomes higher than the potential at point c, the second comparator 4 inverts the output signal S3 to a low level. Therefore, the output signals S5,6 of the first and second D-type flip-flops 5, 7 both become high level, and the CPU 8 determines that the reed relay 1 is abnormal.
【００１６】 リ−ドリレ−の開離不良が生じた場合 ａ点の電位がｂ点の電位より低くなると、第１のコンパレ−タ３は、出力信号 Ｓ2 がロ−レベルに反転する。このため、第１、第２のＤ型フリップフロップ５ 、７の出力信号Ｓ5,6 は、共にハイレベルになり、ＣＰＵ８は、リ−ドリレ−１ が異常であると判断する。 When a disconnection failure occurs in the reed relay, when the potential at point a becomes lower than the potential at point b, the output signal S2 of the first comparator 3 is inverted to a low level. Therefore, the output signals S5,6 of the first and second D-type flip-flops 5 and 7 both become high level, and the CPU 8 determines that the reed relay 1 is abnormal.
【００１７】[0017]
以上、詳細に説明したように、本考案のリレ−検査回路は、リ−ドリレ−の動 作状態を検査信号が出力された時点だけでなく、それ以後についても判断できる ようになっているために，リ−ドリレ−のチャタリングを正確に検出するととも に、リレ−の継時的な劣化も検出できる。 As explained above in detail, the relay inspection circuit of the present invention The operational status can be determined not only at the time when the inspection signal is output, but also afterward. Because of this, it is possible to accurately detect lead relay chattering. Additionally, it is also possible to detect relay deterioration over time.
【図１】本考案の一実施例を示すリレ−検査回路の構成
ブロック図である。FIG. 1 is a block diagram of a relay test circuit showing an embodiment of the present invention.
【図２】本考案のリレ−検査回路の動作を説明するタイ
ムチャ−トである。FIG. 2 is a time chart illustrating the operation of the relay test circuit of the present invention.
【図３】リ−ドリレ−のチャタリングの検査の様子を示
した説明図である。FIG. 3 is an explanatory diagram showing how a reed relay is inspected for chattering.
１ リ−ドリレ− ３ 第１のコンパレ−タ ４ 第２のコンパレ−タ ５ 第１のＤ型フリップフロップ ６ パルス発生器 ７ 第２のＤ型フリップフロップ ８ ＣＰＵ ＳＷ1 第１のスイッチ ＳＷ2 第２のスイッチ Ｒ1 抵抗 1 lead relay 3 First comparator 4 Second comparator 5 First D-type flip-flop 6 Pulse generator 7 Second D-type flip-flop 8 CPU SW1 1st switch SW2 Second switch R1 resistance
Claims (1)
動作状態を検査するリレ−検査回路であって、一端が抵
抗を介して正電位と接続され、他端が前記リレ−の一端
に接続された第１のスイッチと、前記リレ−の他端と共
通電位間に接続され、前記第１のスイッチと同期してオ
ン／オフする第２のスイッチと、前記第１のスイッチと
前記抵抗の中点の電位を前記リレ−の開離不良の判断の
基準になる電位と比較する第１のコンパレ−タと、前記
第１のスイッチと前記抵抗の中点の電位を前記リレ−の
接触不良の判断の基準になる電位と比較する第２のコン
パレ−タと、前記第１のコンパレ−タの出力がプリセッ
ト端子に接続され、Ｄ端子が共通電位点に接続された第
１のフリップフロップと、前記第２のコンパレ−タの出
力がプリセット端子に接続され、Ｄ端子が共通電位点に
接続された第２のフリップフロップと、前記第１、第２
のフリップフロップのクロック端子に診断パルスを出力
するパルス発生回路と、を設け、前記第１、第２のフリ
ップフロップのＱ端子から出力される信号によって、前
記リレ−のチャタリングの検出とともに不良モ−ドを検
査することを特徴としたリレ−検査回路。1. A relay test circuit that tests the operating state of a relay that transmits signals by turning on and off, one end of which is connected to a positive potential via a resistor, and the other end of which is connected to one end of the relay. a second switch connected between the other end of the relay and a common potential and turned on/off in synchronization with the first switch; a first comparator that compares the potential at the midpoint of the resistor with a potential that serves as a reference for determining whether the relay is disconnected; a second comparator for comparison with a potential that serves as a reference for determining contact failure, and a first flip-flop whose output is connected to a preset terminal and whose D terminal is connected to a common potential point. a second flip-flop, in which the output of the second comparator is connected to a preset terminal, and the D terminal is connected to a common potential point;
a pulse generation circuit that outputs a diagnostic pulse to the clock terminal of the first and second flip-flops, and detects chattering of the relay and detects a defective motor by the signal output from the Q terminal of the first and second flip-flops. A relay test circuit characterized by testing a relay.
Priority Applications (1)
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|---|---|---|---|
| JP2553191U JPH04120376U (en) | 1991-04-16 | 1991-04-16 | Relay inspection circuit |
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| JP2553191U JPH04120376U (en) | 1991-04-16 | 1991-04-16 | Relay inspection circuit |
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