JPH04117038A - 暗号鍵生成装置 - Google Patents
暗号鍵生成装置Info
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- JPH04117038A JPH04117038A JP2232851A JP23285190A JPH04117038A JP H04117038 A JPH04117038 A JP H04117038A JP 2232851 A JP2232851 A JP 2232851A JP 23285190 A JP23285190 A JP 23285190A JP H04117038 A JPH04117038 A JP H04117038A
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- 230000003213 activating effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 13
- 238000004364 calculation method Methods 0.000 description 4
- 238000004891 communication Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はディジタル通信において通信情報の秘密を守
るための暗号鍵を生成する暗号鍵生成装置に関するもの
である。
るための暗号鍵を生成する暗号鍵生成装置に関するもの
である。
第５図は例えば、電子情報通信学会論文誌Ｖｏ！！７０
−Ｄ隘７（ｐρ、１４１３〜１４２３）の［高速データ
暗号アルゴリズムＦＥＡＬＪに示された従来の暗号鍵生
成装置の構成を示すブロック図である。第５図において
、１は６４ビットの入力鍵が入力される入力端子、２は
６４ビットの入力に対し上位３２ビットと下位３２ビッ
トに分配する分配回路、３−ａ〜３−ｄは６４ビットの
入力に対し、一定のアルゴリズムに従って３２ピントの
出力を計算する演算回路、４−ａ〜４−ｃはＥＸＯＲ回
路（排他的論理和回路）、５−ａ〜５−ｄは演算回路３
−ａ〜３−ｄで計算された各暗号鍵を出力する出力端子
である。また、第６図は、演算回路３−ａ〜３−ｄの内
部構成を示すブロック図である。第６図において、６−
ａ、６−ｂは３２ビットの入力が行われる入力端子、７
−ａ、７ｂは３２ビットの入力に対し、８ビットずつ４
つのブロックに分配する分配回路、８はＥＸＯＲ回路、
９は３人力に対し２Ｂを法として加算し、２ビット・ロ
ーテート・シフトする加算シフト回路、１０は８ビット
４ブロツクを３２ビア・トノリアルに変換する選択回路
、１１は演算回路の出力端子である。
−Ｄ隘７（ｐρ、１４１３〜１４２３）の［高速データ
暗号アルゴリズムＦＥＡＬＪに示された従来の暗号鍵生
成装置の構成を示すブロック図である。第５図において
、１は６４ビットの入力鍵が入力される入力端子、２は
６４ビットの入力に対し上位３２ビットと下位３２ビッ
トに分配する分配回路、３−ａ〜３−ｄは６４ビットの
入力に対し、一定のアルゴリズムに従って３２ピントの
出力を計算する演算回路、４−ａ〜４−ｃはＥＸＯＲ回
路（排他的論理和回路）、５−ａ〜５−ｄは演算回路３
−ａ〜３−ｄで計算された各暗号鍵を出力する出力端子
である。また、第６図は、演算回路３−ａ〜３−ｄの内
部構成を示すブロック図である。第６図において、６−
ａ、６−ｂは３２ビットの入力が行われる入力端子、７
−ａ、７ｂは３２ビットの入力に対し、８ビットずつ４
つのブロックに分配する分配回路、８はＥＸＯＲ回路、
９は３人力に対し２Ｂを法として加算し、２ビット・ロ
ーテート・シフトする加算シフト回路、１０は８ビット
４ブロツクを３２ビア・トノリアルに変換する選択回路
、１１は演算回路の出力端子である。
次に動作について説明する。まず、入力端子１から６４
ビットの人力対が入力され、分配回路２で上位３２ビッ
トと下位３２ビットに分配される。
ビットの人力対が入力され、分配回路２で上位３２ビッ
トと下位３２ビットに分配される。
分配回路２で分配された上位３２ビットと下位３２ビッ
トは演算回路３−ａに入力される。演算回路３−ａに入
力されたビットは、それぞれ分配回路７−ａ、？−ｂで
８ビットごとに分配され、ＥＸＯＲ回路８と加算シフト
回路９で演算を行い、選択回路１０で３２ビットシリア
ルにし、演算回路３−ａから出力端子５−ａに出力させ
る。以下、同様の操作を、第４図の矢印の方向に従って
計算し、演算回路３−ｂ、 ３−ｃ、 ３−ｄの３
２ビットの出力をそれぞれ出力端子５−ｂ、５−ｃ、５
ｄに出力させ、暗号鍵とし、図示しない暗号文生成装置
に人力させる。
トは演算回路３−ａに入力される。演算回路３−ａに入
力されたビットは、それぞれ分配回路７−ａ、？−ｂで
８ビットごとに分配され、ＥＸＯＲ回路８と加算シフト
回路９で演算を行い、選択回路１０で３２ビットシリア
ルにし、演算回路３−ａから出力端子５−ａに出力させ
る。以下、同様の操作を、第４図の矢印の方向に従って
計算し、演算回路３−ｂ、 ３−ｃ、 ３−ｄの３
２ビットの出力をそれぞれ出力端子５−ｂ、５−ｃ、５
ｄに出力させ、暗号鍵とし、図示しない暗号文生成装置
に人力させる。
従来の暗号鍵生成装置は以上のように構成されているの
で、人力対が当該通信関係者以外の第三者に漏れると、
その人力対に基づいて暗号鍵が容易に推定され、暗号が
容易に解読されるという問題点があった。
で、人力対が当該通信関係者以外の第三者に漏れると、
その人力対に基づいて暗号鍵が容易に推定され、暗号が
容易に解読されるという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、第三者による暗号鍵の推定および暗号の解読
を困難にし、暗号の漏洩を防止することができる暗号鍵
生成装置を得ることを目的とする。
たもので、第三者による暗号鍵の推定および暗号の解読
を困難にし、暗号の漏洩を防止することができる暗号鍵
生成装置を得ることを目的とする。
この発明に係る暗号鍵生成装置は、２ｎビットの人力対
に対して上位ｎビットと下位ｎビットとの２組のｎビッ
トのビット列に分配する分配回路１３と、この分配回路
１３から出力された上位ｎビットと下位ｎビットとの２
組のｎビットのビット列に対して１組のｎビットのピン
ト列に変換する演算を行うアルゴリズムの異なる複数個
の演算回路１４−ａ、１５−ａ、１４−ｂ、１５−ｂと
、上記２ｎビットの人力対に対し乱数を生成する乱数生
成回路１６−ａ、１６−ｂと、この乱数生成回路１６−
ａ、１６−ｂから出力された乱数に従って上記複数個の
演算回路１４−ａ、１５−ａ。
に対して上位ｎビットと下位ｎビットとの２組のｎビッ
トのビット列に分配する分配回路１３と、この分配回路
１３から出力された上位ｎビットと下位ｎビットとの２
組のｎビットのビット列に対して１組のｎビットのピン
ト列に変換する演算を行うアルゴリズムの異なる複数個
の演算回路１４−ａ、１５−ａ、１４−ｂ、１５−ｂと
、上記２ｎビットの人力対に対し乱数を生成する乱数生
成回路１６−ａ、１６−ｂと、この乱数生成回路１６−
ａ、１６−ｂから出力された乱数に従って上記複数個の
演算回路１４−ａ、１５−ａ。
１４−ｂ、１５−ｂの出力を選択し暗号鍵とするセレク
タ回路１７−ａ、１７−ｂとを備えたものである。
タ回路１７−ａ、１７−ｂとを備えたものである。
分配回路１３は、２ｎビア）の人力対に対して上位ｎビ
ットと下位ｎビットとの２組のｎピントのビット列に分
配する。演算回路１４−ａ、１５−ａ、１４−ｂ、１５
−ｂは分配回路１３から出力された上位ｎビットと下位
ｎビットとの２組のｎビットのピント列に対して１組の
ｎビットのビット列に変換する。乱数生成回路１６−ａ
、１６ｂは上記２ｎビットの人力対に対し乱数を生成す
る。セレクタ回路１７−ａ、１７−ｂは乱数生成回路１
６−ａ、１６−ｂから出力された乱数に従って演算回路
１４−ａ、１５−ａ、１４−ｂ。
ットと下位ｎビットとの２組のｎピントのビット列に分
配する。演算回路１４−ａ、１５−ａ、１４−ｂ、１５
−ｂは分配回路１３から出力された上位ｎビットと下位
ｎビットとの２組のｎビットのピント列に対して１組の
ｎビットのビット列に変換する。乱数生成回路１６−ａ
、１６ｂは上記２ｎビットの人力対に対し乱数を生成す
る。セレクタ回路１７−ａ、１７−ｂは乱数生成回路１
６−ａ、１６−ｂから出力された乱数に従って演算回路
１４−ａ、１５−ａ、１４−ｂ。
１５−ｂの出力を選択し暗号鍵とする。
第１図はこの発明の一実施例に係る暗号鍵生成装置の構
成を示すブロック図である。第１図においで、１２は例
えば６４ビットの人力対が入力される入力端子、１３は
６４ビットの人力対に対して上位３２ビットと下位３２
ビットとの２＆Ｉｌのｎビットのビット列に分配する分
配回路、１４−ａ。
成を示すブロック図である。第１図においで、１２は例
えば６４ビットの人力対が入力される入力端子、１３は
６４ビットの人力対に対して上位３２ビットと下位３２
ビットとの２＆Ｉｌのｎビットのビット列に分配する分
配回路、１４−ａ。
１４−ｂは分配回路１３から出力された上位３２ビット
と下位３２ビットとの２組の３２ビットのビット列（６
４ビット）の入力に対し一定のアルゴリズムに従って１
組の３２ビットのビット列に変換する演算を行う演算回
路、１５−ａ、１５ｂは上記の演算回路１４−ａ、１４
−ｂとは別のアルゴリズムによって、６４ビットの人力
対から３２ビットのビット列に変換する演算を行う演算
回路ｊである。１６−ａ、１６−ｂは６４ビットの人力
対に対し例えば１ビットの乱数を生成し出力する乱数生
成回路、１７−ａは演算回路１４−ａの出力と演算回路
１５−ａの出力から、乱数生成回路１６−ａの出力に応
じて一方を選択し、暗号鍵を出力するセレクタ回路であ
る。１７−ｂもセレクタ回路１７−ａと同様に、演算回
路１４−す、１５−ｂの出力から乱数生成回路１６−ｂ
の出力である乱数に応じて、一方を選択し、暗号鍵を出
力するセレクタ回路、１３−ａ、１８−ｂはそれぞれセ
レクタ回路１７−ａ、１７−ｂで出力される暗号鍵を出
力する出力端子である。なお、この第１図に示す回路は
以下同様な構成で同様な操作をくり返す。
と下位３２ビットとの２組の３２ビットのビット列（６
４ビット）の入力に対し一定のアルゴリズムに従って１
組の３２ビットのビット列に変換する演算を行う演算回
路、１５−ａ、１５ｂは上記の演算回路１４−ａ、１４
−ｂとは別のアルゴリズムによって、６４ビットの人力
対から３２ビットのビット列に変換する演算を行う演算
回路ｊである。１６−ａ、１６−ｂは６４ビットの人力
対に対し例えば１ビットの乱数を生成し出力する乱数生
成回路、１７−ａは演算回路１４−ａの出力と演算回路
１５−ａの出力から、乱数生成回路１６−ａの出力に応
じて一方を選択し、暗号鍵を出力するセレクタ回路であ
る。１７−ｂもセレクタ回路１７−ａと同様に、演算回
路１４−す、１５−ｂの出力から乱数生成回路１６−ｂ
の出力である乱数に応じて、一方を選択し、暗号鍵を出
力するセレクタ回路、１３−ａ、１８−ｂはそれぞれセ
レクタ回路１７−ａ、１７−ｂで出力される暗号鍵を出
力する出力端子である。なお、この第１図に示す回路は
以下同様な構成で同様な操作をくり返す。
第２図（ａ）は第１図中の演算回路１４−ａ、１４−ｂ
の一構成例を示すブロック図である。第２図（ａｌ、
（ｂ）ニおいて、１９−ａ、１９−ｂ、１９−ｃ。
の一構成例を示すブロック図である。第２図（ａｌ、
（ｂ）ニおいて、１９−ａ、１９−ｂ、１９−ｃ。
１９−ｄは演算回路の入力端子、２０−ａ、２０ｂはＥ
ＸＯＲ回路、２１−ａ、２１−ｂ、２１−ｃは入力ビッ
トに対しローテートシフトを行うシフト演算回路、２２
ａ、２２ ｂ、２２−ｃは３人力に対し加算操作
とローテートシフト操作を行う加算シフト回路、２３−
ａ、２３−ｂは演算回路の出力端子である。
ＸＯＲ回路、２１−ａ、２１−ｂ、２１−ｃは入力ビッ
トに対しローテートシフトを行うシフト演算回路、２２
ａ、２２ ｂ、２２−ｃは３人力に対し加算操作
とローテートシフト操作を行う加算シフト回路、２３−
ａ、２３−ｂは演算回路の出力端子である。
第３図は第１図中の乱数生成回路１６−ａｌ６−ｂの一
構成例を示すブロック図であり、予めフラグビットを決
定しておき、そのフラグビットの内容によって第１図中
のセレクタ回路１７−ａ、１７−ｂの動作を決定する。
構成例を示すブロック図であり、予めフラグビットを決
定しておき、そのフラグビットの内容によって第１図中
のセレクタ回路１７−ａ、１７−ｂの動作を決定する。
次にこの実施例の動作について説明する。第１図におい
て、まず、入力端子１２から６４ビットの入力鍵が人力
され、分配回路１３で上位３２ビットと下位３２ビット
に分配される。分配された入力鍵は演算回路１４−ａお
よび演算回路１５−ａに入力される。演算回路１４−ａ
においては、第２図（ａｌに示すように入力端子１９−
ａ、１９−ｂから分配回路１３の出力である３２ビット
のビット列がそれぞれ入力される。入力端子１９−ａか
ら入力された３２ビットのビット列は、シフト演算回路
２１−ａにおいて１ピント・ローテート・シフトされ、
ＥＸＯＲ回路２０−ａにおいてシフト演算回路２１−ａ
の出力と入力端子１９−ｂから入力された３２ビットの
ピント列との排他的論理和がとられ、加算シフト回路２
２−ａに入力される。
て、まず、入力端子１２から６４ビットの入力鍵が人力
され、分配回路１３で上位３２ビットと下位３２ビット
に分配される。分配された入力鍵は演算回路１４−ａお
よび演算回路１５−ａに入力される。演算回路１４−ａ
においては、第２図（ａｌに示すように入力端子１９−
ａ、１９−ｂから分配回路１３の出力である３２ビット
のビット列がそれぞれ入力される。入力端子１９−ａか
ら入力された３２ビットのビット列は、シフト演算回路
２１−ａにおいて１ピント・ローテート・シフトされ、
ＥＸＯＲ回路２０−ａにおいてシフト演算回路２１−ａ
の出力と入力端子１９−ｂから入力された３２ビットの
ピント列との排他的論理和がとられ、加算シフト回路２
２−ａに入力される。
また、入力端子１９−ｂから入力された３２ビットのビ
ット列は、一方でシフト演算回路２１ｂに入力されてｌ
ビット・ローテート・シフトし、加算シフト回路２２−
ａに入力される。加算シフト回路２２−ａでは２＆Ｈの
３２ピントの入カビノド列に対して排他的論理和をとり
、それに１ビット・ローテート・シフト操作を行い、２
３２を法として１を加算した結果の３２ビットのビット
列を出力端子２３−ａから出力する。
ット列は、一方でシフト演算回路２１ｂに入力されてｌ
ビット・ローテート・シフトし、加算シフト回路２２−
ａに入力される。加算シフト回路２２−ａでは２＆Ｈの
３２ピントの入カビノド列に対して排他的論理和をとり
、それに１ビット・ローテート・シフト操作を行い、２
３２を法として１を加算した結果の３２ビットのビット
列を出力端子２３−ａから出力する。
また、演算回路１５−ａにおいては、第２図（ｂ）に示
すように入力端子１９−Ｃ，１９−ｄから分配回路１３
の出力である３２ビットのビット列がそれぞれ入力され
る。入力端子１９−Ｃ，１９−ｄから入力された２組の
３２ビットのビット列は加算シフト回路２２−ｂに入力
されて排他的論理和がとられ、それに１ビット・口〜テ
ート・シフト操作が行われ、２３２を法として１を加算
した結果がシフト演算回路２１−ｃに入力され、１ビッ
ト・口〜テート・シフトし、加算シフト回路２２−Ｃに
入力される。もう一方で、入力端子１９−Ｃ，１９−ｄ
から入力された２組の３２ピントのビット列は、ＥＸＯ
Ｒ回路２０−ｂに入力されて排他的論理和がとられ、加
算シフト回路２２−Ｃに入力される。
すように入力端子１９−Ｃ，１９−ｄから分配回路１３
の出力である３２ビットのビット列がそれぞれ入力され
る。入力端子１９−Ｃ，１９−ｄから入力された２組の
３２ビットのビット列は加算シフト回路２２−ｂに入力
されて排他的論理和がとられ、それに１ビット・口〜テ
ート・シフト操作が行われ、２３２を法として１を加算
した結果がシフト演算回路２１−ｃに入力され、１ビッ
ト・口〜テート・シフトし、加算シフト回路２２−Ｃに
入力される。もう一方で、入力端子１９−Ｃ，１９−ｄ
から入力された２組の３２ピントのビット列は、ＥＸＯ
Ｒ回路２０−ｂに入力されて排他的論理和がとられ、加
算シフト回路２２−Ｃに入力される。
加算シフト回路２２−Ｃでは、２組の３２ビットの入力
ビット列に対して排他的論理和をとり、それに１ビット
・ローテート・シフト操作を行い、２３２を法として１
を加算した結果の３２ビットのビット列を出力端子２３
−ｂから出力する。
ビット列に対して排他的論理和をとり、それに１ビット
・ローテート・シフト操作を行い、２３２を法として１
を加算した結果の３２ビットのビット列を出力端子２３
−ｂから出力する。
一方、入力鍵は第３図に示されているように組合わせ論
理回路によって変換が施され、フラグビットの値によっ
てセレクタ回路１７−ａが演算回路１４−ａ、１５−ａ
の出力のいずれをとるかを選択し、出力端子１８−ａか
ら演算結果を出力する。以下、第１図に示されている矢
印に従って同様の操作をくり返し行い、暗号鍵を生成す
る。
理回路によって変換が施され、フラグビットの値によっ
てセレクタ回路１７−ａが演算回路１４−ａ、１５−ａ
の出力のいずれをとるかを選択し、出力端子１８−ａか
ら演算結果を出力する。以下、第１図に示されている矢
印に従って同様の操作をくり返し行い、暗号鍵を生成す
る。
なお、上記実施例では演算回路を２つ並列に並べて、そ
れらの出力のうち一方を選択して暗号鍵としていたが、
セレクタ回路で選択された暗号鍵を図示しない暗号文生
成装置の１段目の暗号鍵とし、セレクタ回路で選択され
なかった暗号鍵を、暗号文生成装置の２段目の暗号鍵と
してもよい。
れらの出力のうち一方を選択して暗号鍵としていたが、
セレクタ回路で選択された暗号鍵を図示しない暗号文生
成装置の１段目の暗号鍵とし、セレクタ回路で選択され
なかった暗号鍵を、暗号文生成装置の２段目の暗号鍵と
してもよい。
すなわち、第４図に示すように０、乱数生成回路の出力
を反転させたものに応じて動作するセレクタを付加する
と上記の回路が構成される。なお、図中２３はインバー
タ回路であり、第１図と同一符号のものは同一機能をあ
られす。
を反転させたものに応じて動作するセレクタを付加する
と上記の回路が構成される。なお、図中２３はインバー
タ回路であり、第１図と同一符号のものは同一機能をあ
られす。
以上のように本発明によれば、２０ビットの入力鍵に対
してｎビットの出力を得るためのアルゴリズムの異なる
複数個の演算装置をパラレルに動作させ、一方では乱数
を発生させて上記演算装置の出力のうちの１組のｎビッ
トの出力を選択し、暗号鍵とする構成としたので、複数
個の暗号鍵の候補が生成され、乱数の生成方法に応じ、
同じ入力鍵から異なった暗号鍵が生成でき、これにより
第三者による暗号鍵の推定および暗号の解読が困難にな
り、したがって暗号の漏漏を防止できるという効果が得
られる。
してｎビットの出力を得るためのアルゴリズムの異なる
複数個の演算装置をパラレルに動作させ、一方では乱数
を発生させて上記演算装置の出力のうちの１組のｎビッ
トの出力を選択し、暗号鍵とする構成としたので、複数
個の暗号鍵の候補が生成され、乱数の生成方法に応じ、
同じ入力鍵から異なった暗号鍵が生成でき、これにより
第三者による暗号鍵の推定および暗号の解読が困難にな
り、したがって暗号の漏漏を防止できるという効果が得
られる。
第１図はこの発明の一実施例に係る暗号鍵生成装置の構
成を示すブロック、図、第２図ｔａ＋、 （ｂｌは第１
図中の演算回路の一構成例を示すブロック図、第３図は
第１図中の乱数生成回路の一構成例を示すブロック図、
第４図は他の実施例に係る暗号鍵生成装置の構成を示す
ブロック図、第５図は従来の暗号鍵生成装置の構成を示
すブロック図、第６図は第５図中の演算回路の内部構成
を示すブロック図である。 １３・・・分配回路、１４−ａ、１４−ｂｌ５−ａ、１
５−ｂ−・−演算回路、１６−ａ１６−ｂ−−・乱数生
成回路、１７−ａ、１７ｂ・・・セレクタ回路。 代理人 弁理士 宮 園 純 １９−ａ 、 ７９−ｂ 、 １９−ｃ 、１９−ｃｌ
： 人力端子２Ｄ−ａ 、 ２０−ｂ ： ＥＸＯＲ
ＯＯＭｚ−ａ 、 ２２−ｂ 、 ２２−Ｃ； カロ算
シフト回睨４２３−ａ、２３−ｂ； 出力端子 第 図 第 図
成を示すブロック、図、第２図ｔａ＋、 （ｂｌは第１
図中の演算回路の一構成例を示すブロック図、第３図は
第１図中の乱数生成回路の一構成例を示すブロック図、
第４図は他の実施例に係る暗号鍵生成装置の構成を示す
ブロック図、第５図は従来の暗号鍵生成装置の構成を示
すブロック図、第６図は第５図中の演算回路の内部構成
を示すブロック図である。 １３・・・分配回路、１４−ａ、１４−ｂｌ５−ａ、１
５−ｂ−・−演算回路、１６−ａ１６−ｂ−−・乱数生
成回路、１７−ａ、１７ｂ・・・セレクタ回路。 代理人 弁理士 宮 園 純 １９−ａ 、 ７９−ｂ 、 １９−ｃ 、１９−ｃｌ
： 人力端子２Ｄ−ａ 、 ２０−ｂ ： ＥＸＯＲ
ＯＯＭｚ−ａ 、 ２２−ｂ 、 ２２−Ｃ； カロ算
シフト回睨４２３−ａ、２３−ｂ； 出力端子 第 図 第 図
Claims (1)
- ２ｎビットの入力鍵に対して上位ｎビットと下位ｎビッ
トとの２組のｎビットのビット列に分配する分配回路と
、この分配回路から出力された上位ｎビットと下位ｎビ
ットとの２組のｎビットのビット列に対して１組のｎビ
ットのビット列に変換する演算を行うアルゴリズムの異
なる複数個の演算回路と、上記２ｎビットの入力鍵に対
し乱数を生成する乱数生成回路と、この乱数生成回路か
ら出力された乱数に従って上記複数個の演算回路の出力
を選択し暗号鍵とするセレクタ回路とを備えたことを特
徴とする暗号鍵生成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2232851A JPH04117038A (ja) | 1990-09-03 | 1990-09-03 | 暗号鍵生成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2232851A JPH04117038A (ja) | 1990-09-03 | 1990-09-03 | 暗号鍵生成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04117038A true JPH04117038A (ja) | 1992-04-17 |
Family
ID=16945808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2232851A Pending JPH04117038A (ja) | 1990-09-03 | 1990-09-03 | 暗号鍵生成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04117038A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9330270B2 (en) | 2011-07-27 | 2016-05-03 | Fujitsu Limited | Encryption processing device and authentication method |
-
1990
- 1990-09-03 JP JP2232851A patent/JPH04117038A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9330270B2 (en) | 2011-07-27 | 2016-05-03 | Fujitsu Limited | Encryption processing device and authentication method |
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