JPH04113588A - メモリ装置 - Google Patents
メモリ装置Info
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- JPH04113588A JPH04113588A JP2230521A JP23052190A JPH04113588A JP H04113588 A JPH04113588 A JP H04113588A JP 2230521 A JP2230521 A JP 2230521A JP 23052190 A JP23052190 A JP 23052190A JP H04113588 A JPH04113588 A JP H04113588A
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- 238000011084 recovery Methods 0.000 abstract description 15
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は書き込み回路を有するメモリ装置に関し、特に
ＳＲＡＭ（スタチックＲＡＭ）等のメモリ装置に関する
。
ＳＲＡＭ（スタチックＲＡＭ）等のメモリ装置に関する
。
本発明は、ｎＭＯＳトランジスタを駆動用に有する書き
込み回路を有してなるメモリ装置において、その書き込
み回路のｎＭＯＳトランジスタのソースと接地線との間
に、基板バイアス効果によってデータ線やビット線のレ
ベルの振幅を制限するｎＭｏ５トランジスタを配するこ
とにより、ライドリカバリー特性の改善を図るものであ
る。
込み回路を有してなるメモリ装置において、その書き込
み回路のｎＭＯＳトランジスタのソースと接地線との間
に、基板バイアス効果によってデータ線やビット線のレ
ベルの振幅を制限するｎＭｏ５トランジスタを配するこ
とにより、ライドリカバリー特性の改善を図るものであ
る。
ＳＲＡＭは、フリップフロップ回路から構成されるメモ
リセルを配列させたメモリセルアレイを有し、そのデー
タの書き込みには、一対のビット線や一対のデータ線が
使用される。データの書き込み時では、例えば、高電位
にプルアップされたビット線の一方が接地レベル側に引
き下げられ、その結果、セルのラッチが反転して、その
セルに反転したデータが書き込まれる。
リセルを配列させたメモリセルアレイを有し、そのデー
タの書き込みには、一対のビット線や一対のデータ線が
使用される。データの書き込み時では、例えば、高電位
にプルアップされたビット線の一方が接地レベル側に引
き下げられ、その結果、セルのラッチが反転して、その
セルに反転したデータが書き込まれる。
第４図は従来のメモリ装置の一例の書き込み回路とメモ
リセルの一部を示す図である。フリップフロップ回路か
らなるメモリセル４１はビット線対４２．４３に接続さ
れ、さらにそのヒント線対４２．４３は列選択用のＣＭ
ＯＳスイッチ４４４５を介してデータ線対４６．４７に
接続される。
リセルの一部を示す図である。フリップフロップ回路か
らなるメモリセル４１はビット線対４２．４３に接続さ
れ、さらにそのヒント線対４２．４３は列選択用のＣＭ
ＯＳスイッチ４４４５を介してデータ線対４６．４７に
接続される。
このデータ線対４６．４７には、データを書き込むため
の書き込み回路か接続される。書き込み回路は、４つの
ｎＭＯＳトランジスタ５１〜５４からなるプッシュプル
構成とされ、ｎＭＯＳトランジスタ５１，５２が負荷用
、０ＭＯ３）ランシスタ５３．５４か駆動用に使用され
る。ｎＭＯＳトランジスタ５１．５４のゲートにはデー
タか供給され、同時に０ＭＯ３）ランジスタ５２，５３
のゲートには、反転したレベルのデータが供給される。
の書き込み回路か接続される。書き込み回路は、４つの
ｎＭＯＳトランジスタ５１〜５４からなるプッシュプル
構成とされ、ｎＭＯＳトランジスタ５１，５２が負荷用
、０ＭＯ３）ランシスタ５３．５４か駆動用に使用され
る。ｎＭＯＳトランジスタ５１．５４のゲートにはデー
タか供給され、同時に０ＭＯ３）ランジスタ５２，５３
のゲートには、反転したレベルのデータが供給される。
このような書き込み回路を用いてデータを書き込む場合
、第５図に示すように、Ｖｃｃ−Ｖｔｈの高レベルにプ
ルアップ（イコライズ）されたビット線４２．４３の一
方か、ｎＭＯＳトランジスタ５３．５４の一方の動作に
よって接地レベルまで弓き下げられ、そのビット線のレ
ベルを反映してメモリセル４１のラッチかなされて書き
込みか行われる。
、第５図に示すように、Ｖｃｃ−Ｖｔｈの高レベルにプ
ルアップ（イコライズ）されたビット線４２．４３の一
方か、ｎＭＯＳトランジスタ５３．５４の一方の動作に
よって接地レベルまで弓き下げられ、そのビット線のレ
ベルを反映してメモリセル４１のラッチかなされて書き
込みか行われる。
〔発明か解決しようとする課題〕
ところが、書き込み（ライト）動作から読み出しくリー
ド）動作に遷移する際には、第５図に示すように、メモ
リセルのデータの破壊を防止するために、−度、データ
線対やビット線対（ＢＢ）の電位差を解消し、さらに電
源電圧Ｖｃｃ側の高レベルにプリチャージする必要かあ
る。
ド）動作に遷移する際には、第５図に示すように、メモ
リセルのデータの破壊を防止するために、−度、データ
線対やビット線対（ＢＢ）の電位差を解消し、さらに電
源電圧Ｖｃｃ側の高レベルにプリチャージする必要かあ
る。
しかしながら、前述のように、ヒツト線対やデータ線対
の低レベル側のレベルを接地レベルまでプルダウンした
場合では、そのビット線やデータ線のレベルを接地レベ
ルから電源電圧Ｖｃｃ側の高レベルまて引き上げるため
に、それだけビット線やデータ線の充電に時間がかかる
ことになる。このようにライドリカバリー時の動作が遅
くなれば、それだけ高速化が達成できなくなり、誤動作
なとも発生してしまうことになる。
の低レベル側のレベルを接地レベルまでプルダウンした
場合では、そのビット線やデータ線のレベルを接地レベ
ルから電源電圧Ｖｃｃ側の高レベルまて引き上げるため
に、それだけビット線やデータ線の充電に時間がかかる
ことになる。このようにライドリカバリー時の動作が遅
くなれば、それだけ高速化が達成できなくなり、誤動作
なとも発生してしまうことになる。
そこて、本発明は、その技術的な課題に鑑み、ライドリ
カバリー特性を改善して、高速化等を成し得るようなメ
モリ装置の提供を目的とする。
カバリー特性を改善して、高速化等を成し得るようなメ
モリ装置の提供を目的とする。
上述の目的を達成するために、本発明のメモリ装置は、
駆動トランジスタをｎＭＯＳトランジスタとする書き込
み回路を有してなるメモリ装置において、その書き込み
回路のｎＭＯＳトランジスタのソースと接地線との間に
、基板バイアス効果によってレベルの振幅を制限するｎ
ＭＯＳトランジスタか配されることを特徴とする。
駆動トランジスタをｎＭＯＳトランジスタとする書き込
み回路を有してなるメモリ装置において、その書き込み
回路のｎＭＯＳトランジスタのソースと接地線との間に
、基板バイアス効果によってレベルの振幅を制限するｎ
ＭＯＳトランジスタか配されることを特徴とする。
駆動用のｎＭＯＳトランジスタのソースと接地線の間に
ｎＭＯＳトランジスタを配することで、その駆動用の０
ＭＯ３）ランジスタのソース電位が上昇し、その結果、
該駆動用のｎＭＯＳトランジスタの閾値電圧ｖｔｈが見
かけ上高くなる基板バイアス効果か発生する。従って、
データ線やビット線の電位が接地レベルまで引き下げら
れる前に、該駆動用のＭＯＳ）ランジスタの駆動能力か
低下し、振幅が制限されることになる。そして、このよ
うな振幅の制限から、データ線等を再度充電するような
ライドリカバリー時では、小さい電位差を充電すれば良
いため、その高速化が実現されることになる。
ｎＭＯＳトランジスタを配することで、その駆動用の０
ＭＯ３）ランジスタのソース電位が上昇し、その結果、
該駆動用のｎＭＯＳトランジスタの閾値電圧ｖｔｈが見
かけ上高くなる基板バイアス効果か発生する。従って、
データ線やビット線の電位が接地レベルまで引き下げら
れる前に、該駆動用のＭＯＳ）ランジスタの駆動能力か
低下し、振幅が制限されることになる。そして、このよ
うな振幅の制限から、データ線等を再度充電するような
ライドリカバリー時では、小さい電位差を充電すれば良
いため、その高速化が実現されることになる。
本発明の好適な実施例を図面を参照しなから説明する。
本実施例はＳＲＡＭの例であり、その書き込み回路のレ
ベル振幅かプッシュプル構成のソース側に配された０Ｍ
Ｏ３）ランジスタによって制限されるため、その高速動
作か可能である。
ベル振幅かプッシュプル構成のソース側に配された０Ｍ
Ｏ３）ランジスタによって制限されるため、その高速動
作か可能である。
第１図はその書き込み回路及びメモリセル等の一部を示
す図である。
す図である。
まず、書き込み回路は、６つの０ＭＯ３）ランジスタｌ
〜６から構成される。プッシュプル回路は、０ＭＯ３）
ランジスタ３〜６から構成され、駆動用の０ＭＯ３）ラ
ンジスタ３のトレインは０ＭＯ３）ランジスタロのソー
スに接続され、駆動用のｎＭＯＳトランジスタ４のトレ
インはｎＭＯＳトランジスタ５のソースに接続される。
〜６から構成される。プッシュプル回路は、０ＭＯ３）
ランジスタ３〜６から構成され、駆動用の０ＭＯ３）ラ
ンジスタ３のトレインは０ＭＯ３）ランジスタロのソー
スに接続され、駆動用のｎＭＯＳトランジスタ４のトレ
インはｎＭＯＳトランジスタ５のソースに接続される。
ｎＭ。
Ｓトランジスタ３のゲートは、ｎＭＯＳトランジスタ５
のゲートと共通に、ＮＯＲ回路１１の出力端子に接続さ
れ、ｎＭＯＳトランジスタ４のゲトは、ｎＭＯＳトラン
ジスタロのゲートと共通に、ＮＯＲ回路１２の出力端子
に接続される。ＮＯＲ回路１１．１２の各出力端子から
メモリセル１０に書き込むべきデータが出力される。ｎ
ＭＯＳトランジスタ５．６は、負荷として機能して、共
にそのソースは電源電圧Ｖｃｃか供給される。ｎＭ。
のゲートと共通に、ＮＯＲ回路１１の出力端子に接続さ
れ、ｎＭＯＳトランジスタ４のゲトは、ｎＭＯＳトラン
ジスタロのゲートと共通に、ＮＯＲ回路１２の出力端子
に接続される。ＮＯＲ回路１１．１２の各出力端子から
メモリセル１０に書き込むべきデータが出力される。ｎ
ＭＯＳトランジスタ５．６は、負荷として機能して、共
にそのソースは電源電圧Ｖｃｃか供給される。ｎＭ。
Ｓトランジスタ３のドレインは、データ線りが接続され
、ｎＭＯＳトランジスタ４のドレインは、データ線■が
接続され、これらデータ線り、 ＤはメモリセルｌＯと
の間の配線として機能する。
、ｎＭＯＳトランジスタ４のドレインは、データ線■が
接続され、これらデータ線り、 ＤはメモリセルｌＯと
の間の配線として機能する。
このようなｎＭＯＳトランジスタ３〜６からなるプッシ
ュプル構成により、ＣＭＯ３構成の書き込み回路に比較
して、立ち上かり特性をするとくすることができ、トラ
イステートバッファを簡単な回路で実現できる。また、
ｎＭＯＳトランジスタ５，６の各ウェル領域は、各ノー
スに接続されており、これらｎＭＯＳトランジスタ５，
６での基板バイアス効果か抑制されて、データ線の上昇
（プルアップ）時の駆動能力は高く維持されている。
ュプル構成により、ＣＭＯ３構成の書き込み回路に比較
して、立ち上かり特性をするとくすることができ、トラ
イステートバッファを簡単な回路で実現できる。また、
ｎＭＯＳトランジスタ５，６の各ウェル領域は、各ノー
スに接続されており、これらｎＭＯＳトランジスタ５，
６での基板バイアス効果か抑制されて、データ線の上昇
（プルアップ）時の駆動能力は高く維持されている。
このようなブッンユプル構成とされた駆動用のｎＭＯＳ
トランジスタ３．４のソース側には、接地線との間に、
ｎＭＯＳトランジスタ１． ２か配される。すなわち、
ｎＭＯＳトランジスタ１のトレインは、ｎＭＯ３ｈラン
ソスタ３のソースに接続され、ｎＭＯＳトランジスタ２
のトレインは、ｎＭＯＳトランジスタ４のソースに接続
される。
トランジスタ３．４のソース側には、接地線との間に、
ｎＭＯＳトランジスタ１． ２か配される。すなわち、
ｎＭＯＳトランジスタ１のトレインは、ｎＭＯ３ｈラン
ソスタ３のソースに接続され、ｎＭＯＳトランジスタ２
のトレインは、ｎＭＯＳトランジスタ４のソースに接続
される。
ｎＭＯＳトランジスタ１，２のソースは接地線に接続さ
れ、接地電圧ＧＮＤがその接地線より供給される。これ
らｎＭＯ３ｈランジスタ１．２の各ゲートは電源電圧Ｖ
ＣＣか供給される。
れ、接地電圧ＧＮＤがその接地線より供給される。これ
らｎＭＯ３ｈランジスタ１．２の各ゲートは電源電圧Ｖ
ＣＣか供給される。
従来例（第４図参照）のように、ｎＭＯＳトランジスタ
３，４の各ソースは、直接接地電圧ＧＮＤか供給されて
も、書き込みバッファとして十分に作動するか、本実施
例では、特にｎＭＯＳトランジスタ１． ２か接地線と
の間に介在するため、ｎＭＯＳトランジスタ５，６とは
逆に駆動用のｎＭＯＳトランジスタ３．４に基板バイア
ス効果か生じて、その結果、ライドリカバリー時の高速
化か可能である。ここで、ｎＭＯＳトランジスタ１２に
よって基板バイアス効果が生ずることは、次のように説
明される。例えばデータ線りの電圧を引き下げる場合を
考えると、データ線りの電位は、ｎＭＯＳトランジスタ
３．１を経路とした電流か接地線側に流れることで引下
げられるか、ｎＭＯＳトランジスタｌの存在により、ｎ
ＭＯＳトランジスタ３のソース電圧は接地電圧よりも高
い電圧となる。この時、そのｎＭＯＳトランジスタ３の
ウェルには、接地電圧が供給されていることから、ソー
ス電圧に比べてウェル電圧が低電圧となり、ソース−ウ
ェル間は逆バイアスされて空乏層が成長する。すると、
見かけ上その間値電圧ｖｔｈが基板効果６７分だけ高く
なることになる。従って、ｎＭＯＳトランジスタ３〜６
によるプッシュプル構成のバッファは、後述するように
、Ｖｃｃ−ＶｔｈとΔＶの間の振幅を有し、その高速な
ライドリカバリーか達成されることになる。
３，４の各ソースは、直接接地電圧ＧＮＤか供給されて
も、書き込みバッファとして十分に作動するか、本実施
例では、特にｎＭＯＳトランジスタ１． ２か接地線と
の間に介在するため、ｎＭＯＳトランジスタ５，６とは
逆に駆動用のｎＭＯＳトランジスタ３．４に基板バイア
ス効果か生じて、その結果、ライドリカバリー時の高速
化か可能である。ここで、ｎＭＯＳトランジスタ１２に
よって基板バイアス効果が生ずることは、次のように説
明される。例えばデータ線りの電圧を引き下げる場合を
考えると、データ線りの電位は、ｎＭＯＳトランジスタ
３．１を経路とした電流か接地線側に流れることで引下
げられるか、ｎＭＯＳトランジスタｌの存在により、ｎ
ＭＯＳトランジスタ３のソース電圧は接地電圧よりも高
い電圧となる。この時、そのｎＭＯＳトランジスタ３の
ウェルには、接地電圧が供給されていることから、ソー
ス電圧に比べてウェル電圧が低電圧となり、ソース−ウ
ェル間は逆バイアスされて空乏層が成長する。すると、
見かけ上その間値電圧ｖｔｈが基板効果６７分だけ高く
なることになる。従って、ｎＭＯＳトランジスタ３〜６
によるプッシュプル構成のバッファは、後述するように
、Ｖｃｃ−ＶｔｈとΔＶの間の振幅を有し、その高速な
ライドリカバリーか達成されることになる。
データ線対り、 Ｄは、複数本のヒツト線対で共通に使
用される配線であり、とのビット線対と接続するかは、
カラムセレクタとして機能するＭ○Ｓトランジスタによ
り決定される。第１図に図示の例では、メモリセルｌＯ
にかかる列のビット線Ｂ、 Ｂは、それぞれｎＭＯ３
ｈランラスタ１４とｐＭＯ３）ランジスタ１５からなる
ＣＭＯＳスイッチと、９ＭＯｓトランジスタ１６とｎＭ
ＯＳトランジスタ１７からなるＣＭＯＳスイッチによっ
て、データ線対り、 Ｄに接続される。データ線対り、
Ｄとビット線Ｂ、πは共に電源電圧Ｖｃｃ側の高レベ
ル（例えばＶｃｃ−Ｖｔｈ）にプルアップされており、
共にリードモードに移る際には、イコライズ（或いはプ
リチャージ）される。
用される配線であり、とのビット線対と接続するかは、
カラムセレクタとして機能するＭ○Ｓトランジスタによ
り決定される。第１図に図示の例では、メモリセルｌＯ
にかかる列のビット線Ｂ、 Ｂは、それぞれｎＭＯ３
ｈランラスタ１４とｐＭＯ３）ランジスタ１５からなる
ＣＭＯＳスイッチと、９ＭＯｓトランジスタ１６とｎＭ
ＯＳトランジスタ１７からなるＣＭＯＳスイッチによっ
て、データ線対り、 Ｄに接続される。データ線対り、
Ｄとビット線Ｂ、πは共に電源電圧Ｖｃｃ側の高レベ
ル（例えばＶｃｃ−Ｖｔｈ）にプルアップされており、
共にリードモードに移る際には、イコライズ（或いはプ
リチャージ）される。
メモリセルｌＯは、第１図では１つのみ図示しているが
、半導体基板上にマトリクス状に配列される複数のメモ
リセルてあって、例えば、第３図に示すようなメモリセ
ルの構造を有する。ここで、簡単にメモリセルの回路構
成について説明すると、そのメモリセル内のフリップフ
ロップ回路は、対のインバーターからなり、インバータ
ーは、ｐＭＯＳトランジスタ２１とｎＭＯＳトランジス
タ２５の組及びｐＭＯＳトランジスタ２２とｎＭＯＳト
ランジスタ２６の組からそれぞれ構成される。
、半導体基板上にマトリクス状に配列される複数のメモ
リセルてあって、例えば、第３図に示すようなメモリセ
ルの構造を有する。ここで、簡単にメモリセルの回路構
成について説明すると、そのメモリセル内のフリップフ
ロップ回路は、対のインバーターからなり、インバータ
ーは、ｐＭＯＳトランジスタ２１とｎＭＯＳトランジス
タ２５の組及びｐＭＯＳトランジスタ２２とｎＭＯＳト
ランジスタ２６の組からそれぞれ構成される。
ｐＭＯ３）ランンスタ２１，２２のソースは共通に電源
電圧Ｖｃｃか供給され、ｎＭＯＳトランジスタ２５．２
６のソースは共通に接地電圧ＧＮＤか供給される。ビッ
ト線Ｂは、アクセストランジスタ２３を介して、ｐＭＯ
Ｓトランジスタ２１．ｎＭＯＳトランジスタ２５の各ト
レインに接続されると共に、Ｉ）ＭＯＳトランジスタ２
２．ｎＭＯＳトランジスタ２６のゲートに接続され、ま
た、ビット線■は、アクセストランジスタ２４を介して
、ｐ（ＯＳトランジスタ２２．ｎＭＯＳトランジスタ２
６の各トレインに接続されると共に、ｐＭＯＳトランジ
スタ２１．ｎＭＯＳトランジスタ２５のゲートに接続さ
れる。アクセストランジスタ２３．２４のゲートは、ワ
ード線ＷＬとされ、ワード線ＷＬの電位か上昇すると、
フリップフロップ回路とビット線Ｂ、 Ｂか電気的に
接続されることになる。なお、本実施例では、メモリセ
ル１０は、低レベル側の書き込みレベルかΔ■程度でも
十分に書き込みてきるように構成される。
電圧Ｖｃｃか供給され、ｎＭＯＳトランジスタ２５．２
６のソースは共通に接地電圧ＧＮＤか供給される。ビッ
ト線Ｂは、アクセストランジスタ２３を介して、ｐＭＯ
Ｓトランジスタ２１．ｎＭＯＳトランジスタ２５の各ト
レインに接続されると共に、Ｉ）ＭＯＳトランジスタ２
２．ｎＭＯＳトランジスタ２６のゲートに接続され、ま
た、ビット線■は、アクセストランジスタ２４を介して
、ｐ（ＯＳトランジスタ２２．ｎＭＯＳトランジスタ２
６の各トレインに接続されると共に、ｐＭＯＳトランジ
スタ２１．ｎＭＯＳトランジスタ２５のゲートに接続さ
れる。アクセストランジスタ２３．２４のゲートは、ワ
ード線ＷＬとされ、ワード線ＷＬの電位か上昇すると、
フリップフロップ回路とビット線Ｂ、 Ｂか電気的に
接続されることになる。なお、本実施例では、メモリセ
ル１０は、低レベル側の書き込みレベルかΔ■程度でも
十分に書き込みてきるように構成される。
上述のプッシュプル構成の書き込み回路には、ＮＯＲ回
路１１．１２及びインバーター１３を介してデータか供
給される。第１図に示すように、書き込むべきデータは
、外部よりＮＯＲ回路１１の一方の入力端子に供給され
、インバーター１３を介してＮＯＲ回路１２の一方の端
子に供給される。インバーター１３を介することて、Ｎ
ＯＲ回路１２には反転したデータが供給される。そして
、ＮＯＲ回路１１．１２の他方の各入力端子には、ＣＥ
−ＷＥ倍信号供給される。このＣＥ−ＷＥ倍信号低レベ
ルの時、書き込み状態に遷移することになる。また、逆
にＣＥ−ＷＥ倍信号高レベルの時、書き込み回路はハイ
インピーダンス状態となる。ＮＯＲ回路１１の出力端子
は、ｎＭＯＳトランジスタ５，３のゲートに接続され、
ＮＯＲ回路１２の出力端子は、ｎＭＯＳトランジスタロ
、４のゲートに接続される。そして、これらｎＭＯｓＭ
ＯＳトランジスタ２２データに応じて作動して、データ
線り、 Ｄのレベルが制御されて書き込みか行われるこ
とになる。
路１１．１２及びインバーター１３を介してデータか供
給される。第１図に示すように、書き込むべきデータは
、外部よりＮＯＲ回路１１の一方の入力端子に供給され
、インバーター１３を介してＮＯＲ回路１２の一方の端
子に供給される。インバーター１３を介することて、Ｎ
ＯＲ回路１２には反転したデータが供給される。そして
、ＮＯＲ回路１１．１２の他方の各入力端子には、ＣＥ
−ＷＥ倍信号供給される。このＣＥ−ＷＥ倍信号低レベ
ルの時、書き込み状態に遷移することになる。また、逆
にＣＥ−ＷＥ倍信号高レベルの時、書き込み回路はハイ
インピーダンス状態となる。ＮＯＲ回路１１の出力端子
は、ｎＭＯＳトランジスタ５，３のゲートに接続され、
ＮＯＲ回路１２の出力端子は、ｎＭＯＳトランジスタロ
、４のゲートに接続される。そして、これらｎＭＯｓＭ
ＯＳトランジスタ２２データに応じて作動して、データ
線り、 Ｄのレベルが制御されて書き込みか行われるこ
とになる。
概ね上述の如き構造を有する本実施例のＳＲＡＭは、上
述のようなｎＭＯ３）ランシスタ１．２の機能によって
、書き込み回路の出力レベルの振幅が制限され、特にラ
イドリカバリー時の高速化かなされる。
述のようなｎＭＯ３）ランシスタ１．２の機能によって
、書き込み回路の出力レベルの振幅が制限され、特にラ
イドリカバリー時の高速化かなされる。
ここで、ビット線Ｂ、 Ｂの電位を示す第２図を参照
しながら、ライドリカバリー時の動作について説明する
と、先ず、時刻ｔ１にデータかＮＯＲ回路１１．１２か
ら書き込み回路に供給されるものとすると、当初、電圧
Ｖｃｃ−Ｖｔｈのレベルにブルーツブされていたビット
線Ｂ、Ｂの一方が、データに応じて引き下げられる。例
えば、入力したデータによりＮＯＲ回路１１の出力レベ
ルか高レベルになったものとすると、ｎＭＯｓトランジ
スタ３かオン状態になり、データ線りかプルダウンされ
、それに応じてビット線対の一方の電位も弓き下げられ
る。
しながら、ライドリカバリー時の動作について説明する
と、先ず、時刻ｔ１にデータかＮＯＲ回路１１．１２か
ら書き込み回路に供給されるものとすると、当初、電圧
Ｖｃｃ−Ｖｔｈのレベルにブルーツブされていたビット
線Ｂ、Ｂの一方が、データに応じて引き下げられる。例
えば、入力したデータによりＮＯＲ回路１１の出力レベ
ルか高レベルになったものとすると、ｎＭＯｓトランジ
スタ３かオン状態になり、データ線りかプルダウンされ
、それに応じてビット線対の一方の電位も弓き下げられ
る。
このようなデータ線（ヒツト線）のレベルか下かって行
く状態では、ｎＭＯＳトランジスタ３１を介して電流が
流れ、そのｎＭＯ３）ランシスタ３のソース電位は、接
地電圧に比べて高い電圧となる。その結果、ｎＭＯｓト
ランジスタ３ては、ソース−ウェルが逆バイアスとなっ
て、基板バイアス効果か発生し、見かけ上、ｎＭＯｓト
ランジスタ３の閾値電圧ｖｔｈが△Ｖだけ高くなり、第
２図に示すように、データ線（ビット線）のプルダウン
のレベルはΔＶのレベルで止まることになる（時刻１１
）。
く状態では、ｎＭＯＳトランジスタ３１を介して電流が
流れ、そのｎＭＯ３）ランシスタ３のソース電位は、接
地電圧に比べて高い電圧となる。その結果、ｎＭＯｓト
ランジスタ３ては、ソース−ウェルが逆バイアスとなっ
て、基板バイアス効果か発生し、見かけ上、ｎＭＯｓト
ランジスタ３の閾値電圧ｖｔｈが△Ｖだけ高くなり、第
２図に示すように、データ線（ビット線）のプルダウン
のレベルはΔＶのレベルで止まることになる（時刻１１
）。
次に、ライトモードからリートモードに移るライドリカ
バリー時では、その振幅の制限から、高速な遷移が行わ
れる。すなわち、遷移開始時点の時刻ｔ、では、低レベ
ル側のデータ線（ビット線）が既にΔＶの電位を有して
おり、時刻ｔ４に、Ｖｃｃ−Ｖｔｈのイコライズ・プリ
チャージのレベルまでプルアップするのに、必要な時間
は、接地レベルからプルアップするのに比へて大幅に短
時間化されることになる。従って、本実施例のＳＲＡＭ
では、ライドリカバリー時の高速化か実現されることに
なる。
バリー時では、その振幅の制限から、高速な遷移が行わ
れる。すなわち、遷移開始時点の時刻ｔ、では、低レベ
ル側のデータ線（ビット線）が既にΔＶの電位を有して
おり、時刻ｔ４に、Ｖｃｃ−Ｖｔｈのイコライズ・プリ
チャージのレベルまでプルアップするのに、必要な時間
は、接地レベルからプルアップするのに比へて大幅に短
時間化されることになる。従って、本実施例のＳＲＡＭ
では、ライドリカバリー時の高速化か実現されることに
なる。
本発明のメモリ装置は、駆動用のｎＭＯＳトランジスタ
のソース側にｎＭＯＳトランジスタを追加するたけて、
書き込み回路の出力レベルの振幅の制限か成される。こ
のため高速なレヘルの立ち上げが可能となり、ライドリ
カバリー特性を改善することができる。
のソース側にｎＭＯＳトランジスタを追加するたけて、
書き込み回路の出力レベルの振幅の制限か成される。こ
のため高速なレヘルの立ち上げが可能となり、ライドリ
カバリー特性を改善することができる。
図である。
１〜６・・・ｎＭＯ３ｈランシスタ
１０・ メモリセル
Ｂ、Ｂ・・・ビット線
り、 Ｄ・・・データ線
特許出願人 ソニー株式会社
代理人弁理士 小泡 晃 （他２名）
第１図は本発明のメモリ装置の一例の要部回路図、第２
図はその一例のライドリカバリー時のビット線の電位を
示す波形図、第３図はＣＭＯ３構成のメモリセルの回路
図、第４図は従来のメモリ装置の一例の回路図、第５図
はその従来の一例のライドリカバリー時のビット線の電
位を示す波形ＣＭＯ５型ス七リセｌし 第３図 従来例 第４図
図はその一例のライドリカバリー時のビット線の電位を
示す波形図、第３図はＣＭＯ３構成のメモリセルの回路
図、第４図は従来のメモリ装置の一例の回路図、第５図
はその従来の一例のライドリカバリー時のビット線の電
位を示す波形ＣＭＯ５型ス七リセｌし 第３図 従来例 第４図
Claims (1)
- 駆動トランジスタをｎＭＯＳトランジスタとする書き込
み回路を有してなるメモリ装置において、その書き込み
回路のｎＭＯＳトランジスタのソースと接地線との間に
、基板バイアス効果によってレベルの振幅を制限するｎ
ＭＯＳトランジスタが配されることを特徴とするメモリ
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2230521A JPH04113588A (ja) | 1990-09-03 | 1990-09-03 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2230521A JPH04113588A (ja) | 1990-09-03 | 1990-09-03 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04113588A true JPH04113588A (ja) | 1992-04-15 |
Family
ID=16909051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2230521A Pending JPH04113588A (ja) | 1990-09-03 | 1990-09-03 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04113588A (ja) |
-
1990
- 1990-09-03 JP JP2230521A patent/JPH04113588A/ja active Pending
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