JPH04113481A - ニューラルネットワーク型データ処理装置の製造方法 - Google Patents
ニューラルネットワーク型データ処理装置の製造方法Info
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- JPH04113481A JPH04113481A JP23258290A JP23258290A JPH04113481A JP H04113481 A JPH04113481 A JP H04113481A JP 23258290 A JP23258290 A JP 23258290A JP 23258290 A JP23258290 A JP 23258290A JP H04113481 A JPH04113481 A JP H04113481A
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- 238000000034 method Methods 0.000 claims description 13
- 230000000946 synaptic effect Effects 0.000 claims description 5
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- 210000005056 cell body Anatomy 0.000 claims description 2
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- 238000004088 simulation Methods 0.000 claims 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はニューラルネットワーク型データ処理装置を
製造するニューラルネットワーク型データ処理装置の製
造方法に関するものである。
製造するニューラルネットワーク型データ処理装置の製
造方法に関するものである。
［従来の技術］
第２図は従来のニューラルネットワーク型データ処理装
置の構成を示すブロック図で、図において（１）は入力
パターン、（２）は入力層、（３）は中間層、（４）は
出力層、（５）は誤差検出手段、（６）は教師入力、（
７）はフィードバック制御手段である。
置の構成を示すブロック図で、図において（１）は入力
パターン、（２）は入力層、（３）は中間層、（４）は
出力層、（５）は誤差検出手段、（６）は教師入力、（
７）はフィードバック制御手段である。
入力層（２〉、中間層（３）、出力層（４）は、ニュー
ロン（ｎｅｕｒｏｎ、神経単位）の各層における細胞体
に相当し、その出力は軸索に相当し、軸索の末端はシナ
プス（ｓｙｎａｐｓｅ）と呼ばれ次の層の入力となる。
ロン（ｎｅｕｒｏｎ、神経単位）の各層における細胞体
に相当し、その出力は軸索に相当し、軸索の末端はシナ
プス（ｓｙｎａｐｓｅ）と呼ばれ次の層の入力となる。
入力パターン（１）に対し、入力層（２）、中間層（３
）を経て出力層（４）にそれぞれの出力を出すが、操作
員が教師出力（６）として正しい出力を入れてやると、
誤差検出手段（５）とフィードバック制御手段（７）と
を動作させてシナプス荷重を調整して誤差を最小にする
ようにフィードバック制御し、調整したシナプス荷重の
値を保持しており、次回に類似の入力パターン（１）が
与えられた時は教師人力（６）がなくても正しい出力を
出す自己学習能力を持っている。このようなニューラル
ネットワーク型データ処理装置はその自己学習能力を用
いてパターン認識などのデータ処理に用いられる。
）を経て出力層（４）にそれぞれの出力を出すが、操作
員が教師出力（６）として正しい出力を入れてやると、
誤差検出手段（５）とフィードバック制御手段（７）と
を動作させてシナプス荷重を調整して誤差を最小にする
ようにフィードバック制御し、調整したシナプス荷重の
値を保持しており、次回に類似の入力パターン（１）が
与えられた時は教師人力（６）がなくても正しい出力を
出す自己学習能力を持っている。このようなニューラル
ネットワーク型データ処理装置はその自己学習能力を用
いてパターン認識などのデータ処理に用いられる。
第３図はニューロンに相当する電気回路の一例を示す接
続図で、（１０）は演算増幅器、（１１ａ＞、（ｌｌｂ
）、、（ｌｌｃ）、 （ｌｌｎ’）はそれぞれ入力端
子、（１２ａ）、（１２ｂ）、（１２ｃ）、（１２ｎ）
はそれぞれ入力抵抗、（１３）はフィードバック抵抗、
（１４）は出力端子、（１５）はバイアス電源、（１６
）は基準電圧設定用の可変抵抗である。なお、抵抗（１
２ａ）、（１２ｂ）、（１２ｃ）、（１２ｎ）、（１３
）。
続図で、（１０）は演算増幅器、（１１ａ＞、（ｌｌｂ
）、、（ｌｌｃ）、 （ｌｌｎ’）はそれぞれ入力端
子、（１２ａ）、（１２ｂ）、（１２ｃ）、（１２ｎ）
はそれぞれ入力抵抗、（１３）はフィードバック抵抗、
（１４）は出力端子、（１５）はバイアス電源、（１６
）は基準電圧設定用の可変抵抗である。なお、抵抗（１
２ａ）、（１２ｂ）、（１２ｃ）、（１２ｎ）、（１３
）。
（１６）は、全て外部から調整可能なように構成されて
いる。
いる。
第３図に示す可変抵抗（１２ａ） 、 （’１２ｂ、
） 。
） 。
（１２ｃ）、（１２ｎ）は、第２図において入力パター
ン（１）と入力層（２）の間、入力層（２）と中間層（
３）の間、中間層（３）と出力層（４）の間を接続する
シナプス荷重に相当し、フィードバック制御手段（７）
によりその抵抗値が制御される。
ン（１）と入力層（２）の間、入力層（２）と中間層（
３）の間、中間層（３）と出力層（４）の間を接続する
シナプス荷重に相当し、フィードバック制御手段（７）
によりその抵抗値が制御される。
通常の場合、第３図の演算増幅器（１０）の出力端子（
１４）の電圧は、ステップ関数時には論理値「１」、か
「０」の２値信号で表される場合と、シグモイド関数時
には連続値１〜Ｏの間が表される。教師人力（６）も２
値信号または１〜Ｏの連続値で表される。
１４）の電圧は、ステップ関数時には論理値「１」、か
「０」の２値信号で表される場合と、シグモイド関数時
には連続値１〜Ｏの間が表される。教師人力（６）も２
値信号または１〜Ｏの連続値で表される。
また、演算増幅器（１０）の一方の入力として加える電
圧を閾値電圧といい、閾値電圧の値は抵抗（１６）で調
整する。フィードバック抵抗（１３〉と閾値電圧とは設
計により予め定めておくか、操作者が調整する場合が多
く、フィードバック制御手段（７）によって自動的に調
整されるのはシナプス荷重に相当する各入力抵抗である
。
圧を閾値電圧といい、閾値電圧の値は抵抗（１６）で調
整する。フィードバック抵抗（１３〉と閾値電圧とは設
計により予め定めておくか、操作者が調整する場合が多
く、フィードバック制御手段（７）によって自動的に調
整されるのはシナプス荷重に相当する各入力抵抗である
。
第３図に示す回路全体は一種の加算回路であり、従って
入力層（２）、中間層（３）、出力層（４）は、演算増
幅器で構成する加算回路であると言うことができる。
入力層（２）、中間層（３）、出力層（４）は、演算増
幅器で構成する加算回路であると言うことができる。
［発明が解決しようとする課題］
上記のような従来のニューラルネットワーク型データ処
理装置は以上に説明した通りであるが、多数の可変抵抗
とこれらの可変抵抗をフィードバック調整するための手
段とを備えていなければならず、装置が複雑高価になり
、大型になるという問題がある。
理装置は以上に説明した通りであるが、多数の可変抵抗
とこれらの可変抵抗をフィードバック調整するための手
段とを備えていなければならず、装置が複雑高価になり
、大型になるという問題がある。
然しながら、−度自己学習を済ませた後は類似のデータ
処理に関しては自己学習の必要がなく、従って誤差検出
手段、フィードバック制御手段の必要がなくなり、全て
の入力抵抗を固定抵抗で置き換えることができる。
処理に関しては自己学習の必要がなく、従って誤差検出
手段、フィードバック制御手段の必要がなくなり、全て
の入力抵抗を固定抵抗で置き換えることができる。
この発明はかかる課題を解決するなめになされたもので
、所望の種類のデータ処理を実行する小型で安価なニュ
ーラルネットワーク型データ処理装置の製造方法を得る
ことを目的としている。
、所望の種類のデータ処理を実行する小型で安価なニュ
ーラルネットワーク型データ処理装置の製造方法を得る
ことを目的としている。
［課題を解決するための手段］
この発明に係わるニューラルネットワーク型データ処理
装置の製造方法は、所望の種類のデータ処理を実行する
装置の設計を決定するために、自己学習能力を有する装
置を用い、設計が決定した装置は自己学習能力を持たな
い装置としな。
装置の製造方法は、所望の種類のデータ処理を実行する
装置の設計を決定するために、自己学習能力を有する装
置を用い、設計が決定した装置は自己学習能力を持たな
い装置としな。
［作用］
十分な自己学習によって各入力抵抗の抵抗値を決定した
のち、その決定した抵抗値を有する固定抵抗を用いて装
置を製造するので、装置が小型で安価なものとなる。
のち、その決定した抵抗値を有する固定抵抗を用いて装
置を製造するので、装置が小型で安価なものとなる。
そして装置の設計のために必要な自己学習能力を有する
装置は１台あれば、各種類のデータ処理に適する装置の
設計が可能となる。
装置は１台あれば、各種類のデータ処理に適する装置の
設計が可能となる。
［実施例］
以下、この発明の実施例を図面を用いて説明する。第１
図はこの発明の一実施例を示すブロック図あり、（ｌｌ
ａ）、（ｌｌｂ＞、（］、１ｃ）（ｌｌｄ）、（ｌｉｅ
）、（Ｉｌｆ）、（１，１ｇ）（ｌｌｈ）、（ｌｌｉ）
はそれぞれ入力端子、（２０ａ）、（２０ｂ）、（２０
ｃ）、（２０ｄ）（２０ｅ）はそれぞれ入力層、（４０
ａ）、（４０ｂ）、（４０ｃ）、（４０ｄ）はそれぞれ
出力層、 （５０ａ）、 （５０ｂ）、 （
５０ｃ）、 （５０ｄ）はそれぞれ出力端子で゛あ
る。
図はこの発明の一実施例を示すブロック図あり、（ｌｌ
ａ）、（ｌｌｂ＞、（］、１ｃ）（ｌｌｄ）、（ｌｉｅ
）、（Ｉｌｆ）、（１，１ｇ）（ｌｌｈ）、（ｌｌｉ）
はそれぞれ入力端子、（２０ａ）、（２０ｂ）、（２０
ｃ）、（２０ｄ）（２０ｅ）はそれぞれ入力層、（４０
ａ）、（４０ｂ）、（４０ｃ）、（４０ｄ）はそれぞれ
出力層、 （５０ａ）、 （５０ｂ）、 （
５０ｃ）、 （５０ｄ）はそれぞれ出力端子で゛あ
る。
また、入力層および出力層の小さな半月型の区画で示す
ものは出力端子であり、その他の部分は入力端子である
。
ものは出力端子であり、その他の部分は入力端子である
。
第１図に示す装置は、例えは画像信号について第１図の
下欄に示す状態で注目画素ｅとその周辺画素ａ、ｂ、ｃ
、ｄ、ｆ、ｇ、ｈ、ｉとの関係から注目画素ｅの論理を
決定する処理装置であるとする。すなわち、例えば出力
端子（５０ａ）には注目画素の論理が、出力端子（５０
ｂ）には注目画素の点のＸ方向の濃度微分（変化しない
とき論理「１」、変化があるとき論理「０」）が、出力
端子（５０ｃ）には注目画素の点のＹ方向の濃度微分（
変化しないとき論理「１」、変化があるとき論理「Ｏ」
）か出力される。
下欄に示す状態で注目画素ｅとその周辺画素ａ、ｂ、ｃ
、ｄ、ｆ、ｇ、ｈ、ｉとの関係から注目画素ｅの論理を
決定する処理装置であるとする。すなわち、例えば出力
端子（５０ａ）には注目画素の論理が、出力端子（５０
ｂ）には注目画素の点のＸ方向の濃度微分（変化しない
とき論理「１」、変化があるとき論理「０」）が、出力
端子（５０ｃ）には注目画素の点のＹ方向の濃度微分（
変化しないとき論理「１」、変化があるとき論理「Ｏ」
）か出力される。
この発明の製造方法では、まず自己学習能力を有する装
置（以下、原装置という）を製作する。
置（以下、原装置という）を製作する。
原装置では、（２０ａ）〜（２０ｅ）と（４０ａ）〜（
４０ｄ）は全て第３図に示すように構成されており、第
１図には示してないが、第１図に示す誤差検出手段（５
）、教師入力（６）、フィードバック制御手段（７）を
備えている。
４０ｄ）は全て第３図に示すように構成されており、第
１図には示してないが、第１図に示す誤差検出手段（５
）、教師入力（６）、フィードバック制御手段（７）を
備えている。
入力パターン（１）として既知の画像信号を入力すると
、例えば注目画素の論理、注目画素のＸ方向微分の論理
、注目画素のＹ方向微分の論理などが出力端子から出力
される。既知の画像信号に対するこれらの論理は既知で
あるから、この既知の論理を教師入力（６）として入力
すると、原装置は誤差検出手段（５）およびフィードバ
ック制御手段（７）の動作くこれらの動作は一般にコン
ピュータによってプログラム制御される）によって各入
力抵抗の値を自動調整して誤差をなくす方向への制御が
行われる。これか自己学習工程である。
、例えば注目画素の論理、注目画素のＸ方向微分の論理
、注目画素のＹ方向微分の論理などが出力端子から出力
される。既知の画像信号に対するこれらの論理は既知で
あるから、この既知の論理を教師入力（６）として入力
すると、原装置は誤差検出手段（５）およびフィードバ
ック制御手段（７）の動作くこれらの動作は一般にコン
ピュータによってプログラム制御される）によって各入
力抵抗の値を自動調整して誤差をなくす方向への制御が
行われる。これか自己学習工程である。
自己学習工程の中で、操作員は各部の出力論理を観察し
ながら、各加算回路のフィードバック抵抗（１３）の値
および各演算増幅器（１０）の閾値電圧の値を調整する
ことかできる。これを調整工程という。
ながら、各加算回路のフィードバック抵抗（１３）の値
および各演算増幅器（１０）の閾値電圧の値を調整する
ことかできる。これを調整工程という。
同一種類のデータ処理に属する複数種類の入力パターン
（１）について、自己学習工程と調整工程とを繰り返す
ことによって上記原装置の各可変抵抗の値、各閾値電圧
の値について最適値を測定することができる。これを部
品定数測定工程といつ。
（１）について、自己学習工程と調整工程とを繰り返す
ことによって上記原装置の各可変抵抗の値、各閾値電圧
の値について最適値を測定することができる。これを部
品定数測定工程といつ。
部品定数測定工程で決定された値を用い、第１図の誤差
検出手段（５）、教師人力（６）、フィードバック制御
手段（７）が無く、且つ全ての抵抗が固定抵抗てあり、
全ての閾値電圧が固定電圧である実用処理装置を製作す
る。実用処理装置は小型で安価で使用容易なものとなり
、目的とするデータ処理に関しては自己学習済みの原装
置と同様の性能を有することになる。
検出手段（５）、教師人力（６）、フィードバック制御
手段（７）が無く、且つ全ての抵抗が固定抵抗てあり、
全ての閾値電圧が固定電圧である実用処理装置を製作す
る。実用処理装置は小型で安価で使用容易なものとなり
、目的とするデータ処理に関しては自己学習済みの原装
置と同様の性能を有することになる。
［発明の効果コ
この発明は以上説明したように、所望の種類のデータ処
理に関してはニューラルネットワーク型に構成され、十
分に自己学習を済ませた装置と同一性能を有する装置を
安価にかつ小型に製造できるという効果がある。
理に関してはニューラルネットワーク型に構成され、十
分に自己学習を済ませた装置と同一性能を有する装置を
安価にかつ小型に製造できるという効果がある。
第１図はこの発明の一実施例を示すブロック図、第２図
は従来の装置の構成を示すブロック図、第３図はニュー
ロンに相当する電気回路の一例を示す接続図。 １１ａ、ｌｌｂ、ｌｌｃ、ｌｉｄ、ｌｉｅ、ＩＩｆ、ｌ
１ｇ、ｌｌｈ、ｌｌｉ・・・入力端子、２０ａ、２０ｂ
、２０ｃ、２０ｄ、２０ｅ −演算増幅器で構成する加
算回路の入力層、４０ａ。 ４０ｂ、４０ｃ、４’Ｏｄ・・・演算増幅器で構成する
加算回路の出力層、５・・・誤差検出手段、７・・・フ
ィードバック制御手段。 なお、各図中同一符号は同一または相当部分を示すもの
とする。
は従来の装置の構成を示すブロック図、第３図はニュー
ロンに相当する電気回路の一例を示す接続図。 １１ａ、ｌｌｂ、ｌｌｃ、ｌｉｄ、ｌｉｅ、ＩＩｆ、ｌ
１ｇ、ｌｌｈ、ｌｌｉ・・・入力端子、２０ａ、２０ｂ
、２０ｃ、２０ｄ、２０ｅ −演算増幅器で構成する加
算回路の入力層、４０ａ。 ４０ｂ、４０ｃ、４’Ｏｄ・・・演算増幅器で構成する
加算回路の出力層、５・・・誤差検出手段、７・・・フ
ィードバック制御手段。 なお、各図中同一符号は同一または相当部分を示すもの
とする。
Claims (1)
- 【特許請求の範囲】 ニューラルネットワークの細胞体に相当する部分に演
算増幅器で構成する加算回路を用い各演算増幅器の閾値
電圧と各加算回路のフィードバック抵抗を外部から調整
可能に構成し、該ニューラルネットワークのシナプシス
荷重を各加算回路への入力抵抗とし、各入力抵抗は外部
から調整可能に構成し、該ニューラルネットワークには
自己出力と当該出力に対応する教師入力とを比較して誤
差を検出し、この検出した誤差により上記各入力抵抗フ
ィードバック抵抗，閾値電圧をフィードバック制御する
フィードバック制御手段を付加して自己学習可能なニュ
ーラルネットワークを構成する工程（ハードによるもの
以外にソフトによるシュミレーションも含む）、 この自己学習可能なニューラルネットワークを用い、所
望の種類のデータ処理に対する入力パターンであって出
力の既知な入力パターンを入力し、そのニューラルネッ
トワークの出力と教師入力を比較して、その差を誤差入
力として上記フィードバック制御手段により上記各入力
抵抗を自動調整し、誤差が無くなるまで学習する自己学
習工程、上記自己学習工程における上記各加算回路の出
力を操作員が観察して当該加算回路のフィードバック抵
抗と当該演算増幅器の閾値電圧とを調整する調整工程、 上記所望の種類のデータ処理に属する複数種類の入力パ
ターンについて上記自己学習工程と上記調整工程とを繰
り返して上記自己学習可能なニューラルネットワークの
各加算回路のフィードバック抵抗の値、各演算増幅器の
閾値電圧の値、および各入力抵抗の値を測定する部品定
数測定工程、この部品定数測定工程により測定した部品
定数を用い、各加算回路のフィードバック抵抗と各入力
抵抗とは固定抵抗により、各演算増幅器の基準電圧は固
定電圧により、上記所望の種類のデータ処理を行うニュ
ーラルネットワークを組み立てる組み立て工程、 を備えたニューラルネットワーク型データ処理装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23258290A JPH04113481A (ja) | 1990-09-04 | 1990-09-04 | ニューラルネットワーク型データ処理装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23258290A JPH04113481A (ja) | 1990-09-04 | 1990-09-04 | ニューラルネットワーク型データ処理装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04113481A true JPH04113481A (ja) | 1992-04-14 |
Family
ID=16941615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23258290A Pending JPH04113481A (ja) | 1990-09-04 | 1990-09-04 | ニューラルネットワーク型データ処理装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04113481A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US11221929B1 (en) | 2020-09-29 | 2022-01-11 | Hailo Technologies Ltd. | Data stream fault detection mechanism in an artificial neural network processor |
| US11237894B1 (en) | 2020-09-29 | 2022-02-01 | Hailo Technologies Ltd. | Layer control unit instruction addressing safety mechanism in an artificial neural network processor |
| US11238334B2 (en) | 2017-04-04 | 2022-02-01 | Hailo Technologies Ltd. | System and method of input alignment for efficient vector operations in an artificial neural network |
| US11263077B1 (en) | 2020-09-29 | 2022-03-01 | Hailo Technologies Ltd. | Neural network intermediate results safety mechanism in an artificial neural network processor |
| US11811421B2 (en) | 2020-09-29 | 2023-11-07 | Hailo Technologies Ltd. | Weights safety mechanism in an artificial neural network processor |
| US11874900B2 (en) | 2020-09-29 | 2024-01-16 | Hailo Technologies Ltd. | Cluster interlayer safety mechanism in an artificial neural network processor |
-
1990
- 1990-09-04 JP JP23258290A patent/JPH04113481A/ja active Pending
Cited By (10)
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