JPH04110673A - 電子負荷装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、被試験電源などに接続されて等測的負荷とし
ての機能を果たす電子負荷装置に関するものである。

［従来の技術１ 従来から知られているこの種の電子負荷装置は、第４図
に示すように、複数の負荷電流制御用トランジスタ（も
しくはＦＥＴ）Ｑｌ＝Ｑｎを並列接続すると共に、これ
らトランジスタに流れる電流が最大許容値を越えたとき
に保護するためのヒユーズを１個ないし複数個備えてい
る。

［発明が解決しようとする課題１ しかしながら、第４図に示したような従来の電子負荷装
置では、何らかの原因で、ある負荷電流制御用トランジ
スタのエミッタ・コレクタ間がショートしたとすると、
残りのトランジスタに過大電流が流れてしまい、ヒユー
ズが連鎖的に溶断してしまうという事態が生じ得た。

その結果どして、被試験電源の出力端短絡は回避できる
ことになるが、出力端開放となるため、動作試験あるい
はエージングが中断されてしまうという欠点がある。

また、並列に接続された複数の負荷電流制御用素子のう
ち、数個が破損した場合、残りの電力素子で全定格電力
を受けもつことになる。この場合、負荷電流制御用素子
にとって過負荷な状態になる場合もあり、素子の寿命を
著しく短くし、電の 子負荷装置に信頼性の低下を招（結果となる。

よって本発明の目的は上述した点に鑑み、負荷側の内部
短絡事故から被試験電源が受けるダメージを防止すると
共に、装置の寿命低下を防止するよう構成した安全性の
高い電子負荷装置を提供することにある。

［課題を解決するための手段］ 本発明は、並列接続された複数の負荷電流制御用素子を
有する電子負荷装置において、前記負荷電流制御用素子
の各々に直列接続された複数の電流検知手段と、前記電
流検知手段に所定電流が流れたとき、当該電流検知手段
の個数を検出する計数手段と、前記計数手段の出力に応
答して、前記負荷電流制御用素子の最大許容負荷電流を
低減させる制御手段とを具備したものである。

［イ乍　用１ 本発明によれば上記構成を採ることにより、負荷電流制
御用素子の破損等による負荷のショートを防止すると共
に、負荷電流を適度に低減させることによって、被試験
電源の負荷試験が中断しないようにすることができる。

すなわち、計算手段により異常な負荷電流制御用素子の
数を検知し、その数に応じて電子負荷装置に加えられる
最大電流を低減し、装置の寿命の低下を回避すると同時
に信頼性を維持することができる。

［実施例］ 以下に詳述する実施例は、一対の負荷入力端子とこの端
子間に接続された複数の負荷電流制御用素子と、この制
御素子に直列に接続された電流検出素子と、該電流検出
素子の高力信号と、電流設定用基準電圧とを比較する誤
差増幅器よりなる電子負荷装置において、一方の負荷入
力端子と複数の負荷電流制御素子との間に一素子ごとに
（あるいは複数個の素子ごとに）対応したヒユーズを直
列に介して接続し、他の一方の負荷入力端子と前記ヒユ
ーズとの接続点にホトカブラのアノードを接続し、前記
ヒユーズと電流制御素子との接続点に前記ホトカブラの
カソード側を、逆極性に接続したダイオードを介して接
続し、前記ホトカブラのアノード側をプラスに、カソー
ド側をマイナスとした直流電源を接続したものである。

ここで、前記ヒユーズの断線数は前記ホトカブラで検出
し、最大許容負荷電流を低減させている。

次に、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図は本発明の一実施例を示す回路図である。本実施
例では、４個の負荷電流制御用トランジスタＱ１〜Ｑ４
を備えている。これらのトランジスタｑ１〜Ｑ４には直
列にヒユーズＦ１〜Ｆ４を接続し、さらに、これらヒユ
ーズには、直列接続されたダイオードＣＲＩ〜ＣＲ４お
よびフォトカブラの発光素子ＰＣ］、−１〜ＰＣ４−１
を並列に接続しである。このダイオードＣＲＩ〜ＣＲ４
は、ヒユーズが溶断したときに負荷電流がフォトカブラ
側に分流するのを阻止するために挿入しである。

また、従来の電子負荷装置と同じ（、最大負荷電流値を
設定するための基準電圧源Ｖア。、および演算増幅器Ａ
ＭＰを備えている。

フォトカブラの受光側ＰＣＩ−２〜ＰＣ４−２は計数回
路２０に接続されている。この計数回路２０は、ＭＯ３
型ＩＣである２個の論理演算素子２，４と４個のゲート
回路６〜１４から構成されており、第２図に示す真理値
をとる。この論理演算素子２，４は第３図に示すような
論理回路構成および真理値を有する。そして、計数回路
２０からは、溶断したヒユーズの個数に応じて、出力端
子■〜■のいずれかがハイレベルとなる。すなわち、１
個のヒユーズが溶断した場合には出力端子■がハイレベ
ルになり、２個のヒユーズが溶断した場合には出力端子
■がハイレベルになり、３個のヒユーズが溶断した場合
には出力端子■がハイレベルになり、４個のヒユーズが
溶断した場合には出力端子■がハイレベルになる。

これらの出力端子■〜■は、双方向性アナログスイッチ
３０のコントロール端子に接続されている。各アナログ
スイッチ３１〜Ｓ４には、ツェナー電圧がそれぞｔ異な
ったツェナーダイオードＣＲ５〜ＣＲ８が接続されてい
る。これにより、演算増幅器ＡＭＰの非反転入力端（Ｐ
点）の電圧は最大でも上記ツェナー電圧にクランプされ
るため、強制的に各トランジスタＱ１〜Ｑ４の最大許容
負荷電流は制限されることになる。

次に、第１図に示した回路の動作を順をおって説明して
いく。

一例として、トランジスタＱｌのコレクタ・エミッタ間
ショートでの故障が起き、ヒユーズＦ１が溶断した場合
、それまでヒユーズＦ１→ＣＲＩ→Ｒ１を通って流れて
いた電流が、フォトカブラＰＣ１，−１→Ｒ１を通って
流れ、フォトカブラＰＣＩ−１が発光する。すると、フ
ォトカブラＰＣＩ−１の受光側トランジスタＰＣ１２が
ＯＮして、計数回路２０にＬレベルの信号が人力される
。

同様に、フォトカブラＰＣ２〜ＰＣ４についてもヒユー
ズが溶断すると、計数回路２０にＬレベルの信号が入力
される。

計数回路２０では、ヒユーズの溶断した個数を数える。

計数回路２０は第２図に示した真理値表に示すとおり、
入力Ａ、Ｂ、Ｃ，Ｄのうち１個がＬレベルのとき出力■
がＨレベル、他はＬレベルになり、入力４個のうち２個
がＬレベルのとき出力■がＨレベル、他はＬレベルにな
る。３個、４個の場合も同様に出力■、■がＬレベルに
なる。入力全てＨレベルのときは出力■がＨレベルにな
るが、この回路では使用していない。

計数回路２０の圧力がＨレベルになるとアナログスイッ
チのいずれかがＯＮとなり、演算増幅器ＡＭＰの非反転
入力端にツェナーダイオードＣＲ５〜ＣＲ８が接続され
る。

ここで、各ツェナーダイオードのツェナー電圧を、 ＣＲ５＝７．５Ｖ、　　ＣＲ６＝５Ｖ、　　ＣＲ７、＝
２．５Ｖ。

ＣＲ８＝ＯＶ（つまりグランドと接続）とし、基準電圧
　Ｖｒ−ｒ＝ｌＯＶ Ｖ、、ｆ＝１０Ｖのとき負荷装置の負荷電流Ｉ＝１０Ａ トランジスタ（Ｑｌ〜Ｑ４）１石当たり２．５Ａとする
。

いまトランジスタＱｌがショートしてヒユーズＦ１が溶
断すると、ＰＣｌ、−１が発光し、受光側のトランジス
タがＯＮする。そして、計数回路２００Å力ＡにＬレベ
ルが入り、出力■のみＨレベルとなり、アナログスイッ
チＳｌが閉じ、ツェナーダイオードＣＲ５（ＣＲ５＝７
．５Ｖ）が演算増幅器ＡＭＰに接続される。

例えばユーザーが負荷電流Ｉ＝７Ａ（つまり基準電圧Ｖ
、、ｆ＝７Ｖ）で使用中だとすると、ツェナーダイオー
ドＣＲ５の方が基準電圧Ｖｒ６ｆより高いため、Ｐ点で
は７ｖであり、ヒユーズが溶断しても７Ａで使用するこ
とができる。ツェナー電圧は７，５■であるため、基準
電圧Ｖｔａｆが０〜７．５Ｖまでは負荷電流■もＯ〜７
．５Ａまで設定でき、■ｒ１が７．５〜ＩＯＶまでは負
荷電流工は７．５Ａのままになる。

従ってヒユーズが１本溶断することにより、最大許容負
荷電流がＩＯＡから７．５Ａまで低減されることになる
。またトランジスタ１石当たり最大７．５／３　＝２．
５Ａで標準状態（ヒユーズが溶断していないとき）より
過電流にならず、トランジスタの保護にもなる。また、
ユーザーが７．５Ａ以上で使用しているときは、７，５
Ａに下がり、ヒユーズが連鎖的に溶断することもない。

ヒユーズが２本以上溶断しても同様に最大許容電流が低
減する。

このように、ツェナーダイオードのツェナー電圧の選び
方により、いろいろな低減率のものが設定できる。

なお、ヒユーズの替わりにブレーカ等の電流検知手段を
用いることも可能である。さらに、ＣＰＵを用いて計算
回路２０の機能を実現させることも可能である。

［発明の効果１ 以上説明したとおり本発明によれば、負荷電流制御素子
の短絡事故が生じた場合にも、最大許容負荷電流を自動
的に低減させる構成としであるので、被試験電源が受け
るダメージをなくし、かつ正常な電力素子の数に応じた
最大電流に自動的に電流が低減されることから電子負荷
装置の信頼性を維持でき、安全性の高い直流電源の特性
試験および長期エージングに好適な電子負荷装置を提供
することができる。

また、破損した電力素子の有・無を動作中においても、
例えば視覚により操作者が−速く確認することができる
。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は第１
図に示した計数回路の真理値表を示す図、 第３図は計数回路に含まれる論理演算素子の説明図、 第４図は従来技術の一例を示す図である。 Ｆ１〜Ｆ４・・・ヒユーズ、 ＣＲＩ〜ＣＲ４・・・ダイオード、 ＰＣＩ〜ＰＣ４・・・フォトカプラ、 Ｑ１〜Ｑ４・・・負荷電流制御用トランジスタ、ＡＭＰ
・・・演算増幅器、 ■１．．・・・基準電圧源、 ２０・・・計数回路、 ３０・・・アナログスイッチ、 ＣＲ５〜ＣＲ８・・・ツェナーダイオード。 Ａ

Claims (1)

1. 【特許請求の範囲】 １）並列接続された複数の負荷電流制御用素子を有する
   電子負荷装置において、 前記負荷電流制御用素子の各々に直列接続された複数の
   電流検知手段と、 前記電流検知手段に所定電流が流れたとき、当該電流検
   知手段の個数を検出する計数手段と、前記計数手段の出
   力に応答して、前記負荷電流制御用素子の最大許容負荷
   電流を低減させる制御手段と を具備したことを特徴とする電子負荷装置。 ２）前記制御手段は、前記計数手段の出力に応じて所定
   の定電圧発生手段を選択し、当該定電圧に基づいて前記
   最大許容電流を設定することを特徴とする請求項１に記
   載の電子負荷装置。 ３）前記電流検知手段として、ヒューズまたはブレーカ
   を用いたことを特徴とする請求項１に記載の電子負荷装
   置。