JPH039573A - Electrostatic induction transistor - Google Patents
Electrostatic induction transistorInfo
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- Junction Field-Effect Transistors (AREA)
Abstract
Description
【発明の詳細な説明】
〔概 要〕
表面ゲート型または埋め込みゲート型の静電誘導トラン
ジスタにおいて、第1導電型の半導体層の一主面近傍ま
たは該第1導電型の半導体層内に所定間隔で形成された
第2導電型のゲート領域の内、その第1導電型の半導体
層の最端部に形成されたゲーHJf域をその一部が第1
導電型のドレイン領域方向へより深く形成される構造と
したので、アバランシ降伏をその第1導電型の半導体層
の最端部に形成されたゲー) 6U域の一部の下方に位
置する前記第1導電型の半導体層と前記第1導電型のド
レイン領域の界面部に限定させて、アバランシ降伏によ
り発生するホットキャリアが第1導電型のソース領域に
流入しないようにしたものであり、従来、ゲート−ドレ
イン間に耐圧値以上の逆バイアス電圧を印加した場合に
ソース領域へのキャリア注入により生じていた素子の耐
圧の劣化及び素子の破壊を防止することが可能となる。Detailed Description of the Invention [Summary] In a surface-gate type or buried-gate type static induction transistor, a semiconductor layer having a predetermined interval near one main surface of a semiconductor layer of a first conductivity type or within the semiconductor layer of a first conductivity type is used. A part of the gate region of the second conductivity type formed at the end of the first conductivity type semiconductor layer is
Since the structure is formed deeper in the direction of the drain region of the first conductivity type, avalanche breakdown is caused by the avalanche breakdown in the first conductivity type semiconductor layer located below a part of the 6U region. The method is limited to the interface between the first conductivity type semiconductor layer and the first conductivity type drain region to prevent hot carriers generated by avalanche breakdown from flowing into the first conductivity type source region. It becomes possible to prevent the deterioration of the breakdown voltage of the device and the destruction of the device, which would otherwise occur due to carrier injection into the source region when a reverse bias voltage higher than the breakdown voltage is applied between the gate and the drain.
本発明は、静電誘導型トランジスタ(StaticIn
duction Transistor)に係り、特に
ゲート・ドレイン間に耐圧値以上の逆バイアス電圧が印
加された場合でも、素子の耐圧の劣化及び素子の破壊を
防止することが可能な静電誘導型トランジスタに関する
。The present invention provides a static induction transistor (StaticIn
The present invention relates to a static induction transistor that can prevent deterioration of the breakdown voltage of the device and prevent destruction of the device even when a reverse bias voltage higher than the breakdown voltage is applied between the gate and drain.
〔従来の技術〕
静電誘導型トランジスタ(以下、SITと略称する)は
、縦型構造にすることによりマルチチャネル化すること
が容易であるので大電流化が可能であり、またゲート・
ドレイン間に高抵抗層を挿入することにより、ゲート・
ドレイン間の耐圧を高耐圧にすることが可能であること
から大電力用に適している。[Prior Art] Static induction transistors (hereinafter abbreviated as SIT) can easily be made into multi-channel transistors by having a vertical structure, so they can handle large currents, and the gate
By inserting a high resistance layer between the drains, the gate
Since it is possible to make the breakdown voltage between the drains high, it is suitable for high power applications.
第4図は従来の5ITIOの構造を示す断面図である。FIG. 4 is a sectional view showing the structure of a conventional 5ITIO.
同図において、Si等からなるn゛型基板11上にはn
−型エピタキシャル層12が形成されており、そのn−
型エピタキシャル層12の表面領域にはp゛型ゲー)
61域13.n+型ソース領域14が形成されている。In the figure, an n-type substrate 11 made of Si or the like has an n
- type epitaxial layer 12 is formed, and its n- type epitaxial layer 12 is formed.
In the surface region of the type epitaxial layer 12, there is a p type gate layer).
61 area 13. An n+ type source region 14 is formed.
また、p+型ゲート領域13、n”型ソース領域14は
、前記n−型エビタキシャル層12上に形成された酸化
膜15を一部エッチングすることにより形成されたコン
タクトホールを介して、それぞれA2等からなるゲート
電極16.ソース電極工5に接続されている。Further, the p+ type gate region 13 and the n'' type source region 14 are connected to A2 through contact holes formed by partially etching the oxide film 15 formed on the n− type epitaxial layer 12. The gate electrode 16 is connected to the source electrode 5.
また、n°基板11の他方の主面上には、A1等からな
るドレイン電極18が形成されている。なお、n゛型ソ
ース領域14は多結晶シリコン21を介しソース電極1
7に電気的に接続されている。Further, on the other main surface of the n° substrate 11, a drain electrode 18 made of A1 or the like is formed. Note that the n-type source region 14 is connected to the source electrode 1 through the polycrystalline silicon 21.
7.
上記構成において、n−型エピタキシャル層12内のn
°型ソース領域14の下方のp゛型ゲート領域13.1
3間は、チャンネル領域19となっており、また、n−
型エピタキシャルJi12及びn゛型基板11はドレイ
ン領域となっている。In the above structure, n in the n-type epitaxial layer 12
p-type gate region 13.1 below °-type source region 14
3 is a channel region 19, and n-
The type epitaxial Ji 12 and the n' type substrate 11 serve as a drain region.
上記構成の5ITIOはノーマリオフ型のSITであり
、ゲート電極16.ソース電極17間に、所定の電圧値
以上の順方向バイアス電圧を加えない場合には、前記チ
ャネル領域19はすべて空乏化されており、ソース・ド
レイン間には電流が流れないようになっている。The 5ITIO having the above configuration is a normally-off type SIT, and the gate electrode 16. When a forward bias voltage higher than a predetermined voltage value is not applied between the source electrodes 17, the channel region 19 is completely depleted, and no current flows between the source and drain. .
次に第5図(a)、 (b)は、それぞれドレイン・ソ
ース間耐圧(B Voss) 、 ドレイン・ゲート
間耐圧(BVOGO)の測定を行う場合の、ゲート電極
(G)16. ソース電極(S)17及びドレイン電極
(D)18への電圧印加方法を示す図である。Next, FIGS. 5(a) and 5(b) show the gate electrode (G) 16. when measuring the drain-source breakdown voltage (B Voss) and drain-gate breakdown voltage (BVOGO), respectively. 5 is a diagram showing a method of applying voltage to a source electrode (S) 17 and a drain electrode (D) 18. FIG.
ドレイン・ソース間耐圧(BVoss)の測定を行う場
合には、同図(a)に示すように、ゲート電極16及び
ソース電極17に等電圧を印加し、またゲート電極16
とドレイン電極18に逆方向バイアス電圧■1を印加す
る。When measuring the drain-source breakdown voltage (BVoss), as shown in FIG.
A reverse bias voltage (1) is applied to the drain electrode 18.
また、ドレイン・ゲート間耐圧(BVIIGO)の測定
を行う場合には、ゲート電極16とドレイン電極18間
に逆方向バイアス電圧■、を印加する。Further, when measuring the drain-gate breakdown voltage (BVIIGO), a reverse bias voltage (2) is applied between the gate electrode 16 and the drain electrode 18.
このように、ドレイン・ソース間耐圧(B Vnss)
。In this way, the drain-source breakdown voltage (B Vnss)
.
ドレイン・ゲート間耐圧(BVDGO)のいずれの測定
時にも、ゲート・ドレイン間は逆バイアスされる。従っ
て、ドレイン・ソース間耐圧(BVnss)及びドレイ
ン・ゲート間耐圧(BVi+Go)のいずれの測定時に
おいても、p゛型ゲー) R11域13とn−型エピタ
キシャル層(ドレイン層)12の接合が逆バイアスされ
るので、その接合の両側、特に不純物濃度の低いn−型
エピタキシャル層12内に空乏化領域20が広(形成さ
れる。そして、逆方向バイアス電圧V、をさらに増加す
ると、第6図に示すように上記空乏化領域20はn−型
エピタキシャル層12とn゛型基板11の界面にまで達
するようになる。そして最大電界E asつが加わるp
゛型ゲート領域13とn−型エピタキシャル層12の接
合面の電界Eが、アバランシ降伏の発生する臨界電界E
critに達すると、上記p゛型ゲート領域13とn
−型エピタキシャル層12の接合面でアバランシ降伏が
起こり、空乏化領域20内でなだれ的に電子・正札対が
発生するようになる(第5図において、発生する電子を
黒丸で、正孔を白丸で示している)。そして、その発生
した電子・正孔対の内型子は、空乏化領域20内の電界
Eにより加速されて、その運動エネルギーが大きくなり
(ホットエレクトロンとなり)、結晶欠陥の多いn−型
エピタキシャル層12とn゛型基板11の界面で2次的
なアバランシ降伏を発生させる。この〇−型エビタキシ
ャル層12とn゛型基板11の界面で発生した電子・正
孔対の内、電子は空乏化領域20内の電界已により加速
され、いわゆるホットエレクトロンとなってn0型基板
11へ、正札は同じく空乏化領域20内の電界已によっ
て加速され、いわゆるホントホールとなってp°型アゲ
−領Mi13へ向かって流れて行くが、その正孔(ホン
トホール)の一部はチャネル領域19及びn°°ソース
領域14に流入する。In any measurement of drain-gate breakdown voltage (BVDGO), the gate-drain region is reverse biased. Therefore, when measuring both the drain-source breakdown voltage (BVnss) and the drain-gate breakdown voltage (BVi+Go), the junction between the p-type gate (R11) region 13 and the n-type epitaxial layer (drain layer) 12 is reversed. As the bias is applied, a depletion region 20 is widened (formed) on both sides of the junction, especially in the n-type epitaxial layer 12 with a low impurity concentration. Then, when the reverse bias voltage V is further increased, as shown in FIG. As shown in FIG.
The electric field E at the junction between the ゛-type gate region 13 and the n-type epitaxial layer 12 is the critical electric field E at which avalanche breakdown occurs.
When crit is reached, the p' type gate region 13 and n
Avalanche breakdown occurs at the junction surface of the −-type epitaxial layer 12, and an avalanche of electron-positive pairs are generated within the depletion region 20 (in FIG. 5, the generated electrons are shown as black circles, and the holes are shown as white circles). ). Then, the internal electrons of the generated electron-hole pairs are accelerated by the electric field E in the depletion region 20, and their kinetic energy increases (becomes hot electrons), forming an n-type epitaxial layer with many crystal defects. Secondary avalanche breakdown occurs at the interface between 12 and the n-type substrate 11. Of the electron-hole pairs generated at the interface between the 〇-type epitaxial layer 12 and the n゛-type substrate 11, the electrons are accelerated by the electric field within the depletion region 20 and become so-called hot electrons, forming the n0-type substrate. 11, the genuine bill is similarly accelerated by the electric field within the depletion region 20, becomes a so-called true hole, and flows toward the p° type age region Mi13, but some of the holes (true holes) are It flows into the channel region 19 and the n° source region 14 .
上述のようにして、2次的アバランシ降伏により発生し
た正孔がチャネルHMU19及びn゛型ソース領域14
にホットホールとなって流入すると、素子の耐圧特性が
劣化し、さらには素子的破壊につながる場合がある。第
5図(a)に示すような、ドレイン・ソース間耐圧E3
vossの測定時には、このn0型ソース領域14に流
入される正孔の存在を、ソース電流11として観測する
ことができる。As described above, holes generated due to secondary avalanche breakdown are transferred to the channel HMU 19 and the n-type source region 14.
If hot holes flow into the device, the breakdown voltage characteristics of the device may deteriorate, and furthermore, the device may be destroyed. Drain-source breakdown voltage E3 as shown in FIG. 5(a)
When measuring voss, the presence of holes flowing into the n0 type source region 14 can be observed as the source current 11.
上記素子的破壊は、上記2次的アバランシ降伏により発
生した正孔(ホットホール)が、n・型ソース領域14
に流入する際、空乏化領域20内の電界Eにより得たエ
ネルギーを、n゛型ソース領域14とn−型エピタキシ
ャル層12の界面部において熱として放出することによ
り生じるものと予測される。The above-mentioned elemental breakdown occurs when holes (hot holes) generated by the above-mentioned secondary avalanche breakdown occur in the n-type source region 14.
It is predicted that the energy generated by the electric field E in the depletion region 20 is released as heat at the interface between the n'-type source region 14 and the n--type epitaxial layer 12.
本発明は、ドレイン層のアバランシ降伏によって発生す
るキャリアが、チャネル領域及びソース領域に流入して
、素子の耐圧劣化及び素子的破壊が生じることを防止可
能な静電誘導トランジスタ(S IT)を提供すること
を目的とする。The present invention provides a static induction transistor (SIT) that can prevent carriers generated by avalanche breakdown of the drain layer from flowing into the channel region and source region, resulting in breakdown voltage deterioration and device destruction. The purpose is to
上記目的を達成するために、第1の発明の静電誘導トラ
ンジスタは、請求項1記載のように、第1導電型の半導
体層の一主面近傍に所定の間隔で配設された第2導電型
のゲート領域と、前記第1導電型の半導体層の一主面近
傍で前記第2導電型のゲート領域の間に、前記ゲート領
域よりも浅く形成された前記第1導電型のソース領域と
、前記第1導電型の半導体層の他方の主面に形成された
第1導電型のドレイン領域とを備えた静電誘導トランジ
スタにおいて、前記第1導電型の半導体層の一主面近傍
に設けられた前記第2導電型のゲート領域は、その一部
に前記他の第2導電型のゲート領域よりも前記第1導電
型のドレイン領域側により深く形成されている突起部を
有することを特徴とする。In order to achieve the above object, a static induction transistor according to a first aspect of the present invention includes a second conductive type semiconductor layer disposed at a predetermined interval near one main surface of a semiconductor layer of a first conductivity type. the source region of the first conductivity type formed shallower than the gate region between the gate region of the conductivity type and the gate region of the second conductivity type near one main surface of the semiconductor layer of the first conductivity type; and a drain region of a first conductivity type formed on the other main surface of the semiconductor layer of the first conductivity type, in the vicinity of one main surface of the semiconductor layer of the first conductivity type. The provided gate region of the second conductivity type has a protrusion formed deeper on the side of the drain region of the first conductivity type than the other gate region of the second conductivity type. Features.
また上記目的を達成するために、第2の発明の静電誘導
トランジスタは、請求項2記載のように、第1導電型の
半導体層と、該第1導電型の半導体層内部に所定の間隔
で埋め込まれた第2導電型の埋め込みゲート領域と、前
記第1導電型の半導体層の一主面近傍に形成された前記
第11電型の半導体層よりも不純物濃度の高い前記第1
導電型のソース領域と、前記第1導電型の半導体層の他
方の主面に形成された第1導電型のドレイン領域とを備
えた静電誘導トランジスタにおいて、前記第1導電型の
半導体層内に埋め込まれた前記第2導電型の埋め込みゲ
ー) 65域は、その一部に前記他の第2導電型の埋め
込みゲー) N域よりも前記第1の導電型のドレイン領
域方向により深く形成されている突起部を有することを
特徴とする。Further, in order to achieve the above object, the static induction transistor of the second invention includes a semiconductor layer of a first conductivity type and a predetermined interval inside the semiconductor layer of the first conductivity type. a buried gate region of a second conductivity type buried in the first conductivity type semiconductor layer;
In a static induction transistor comprising a source region of a conductive type and a drain region of a first conductive type formed on the other main surface of the semiconductor layer of the first conductive type, The buried gate of the second conductivity type (65 region) is formed deeper in the direction of the drain region of the first conductivity type than the other buried gate of the second conductivity type (N region) in a part thereof. It is characterized in that it has a protrusion.
請求項1記載の第1の発明においては、第1導電型の半
導体層の最端部の一主面近傍に形成される第2導電型の
ゲート領域(便宜上、以後周辺第2導電型ゲート領域と
表現する)をその一部に第1導電型のドレイン領域方向
へより深く形成されている突起部を有する構造としたの
で、前記周辺第2導電型ゲート領域の前記突起部から前
記第1導電型の半導体層と前記第1導電型のドレイン領
域との界面部までの距離は、他の第2導電型のゲート領
域から前記第り導電型の半導体層と前記第1導電型の半
導体基板の界面部までの距離よりも短くなる。このため
、ゲート・ドレイン間に逆バイアス電圧が加えられた場
合、前記第1導電型の半導体層と前記第1導電型の半導
体基板との界面部でのアバランシ降伏は、前記周辺第2
導電型ゲート領域の前記突起部の直下の界面部領域での
み発生する。前記周辺第2導電型ゲート領域から前記界
面部までの間に形成される空乏層の電界は、素子に対し
て垂直方向となるので、上記アバランシ降伏により発生
するホットキャリアは前記第1導電型のソース領域に流
入することはなく、前記周辺第2導電型ゲート領域にの
み流入する。In the first invention according to claim 1, a second conductivity type gate region (hereinafter referred to as a peripheral second conductivity type gate region ) has a structure in which a part thereof has a protrusion that is formed deeper toward the drain region of the first conductivity type, so that the protrusion from the protrusion of the peripheral second conductivity type gate region The distance from the other gate region of the second conductivity type to the interface between the semiconductor layer of the second conductivity type and the drain region of the first conductivity type is the distance between the semiconductor layer of the second conductivity type and the semiconductor substrate of the first conductivity type. It is shorter than the distance to the interface. Therefore, when a reverse bias voltage is applied between the gate and drain, avalanche breakdown at the interface between the first conductivity type semiconductor layer and the first conductivity type semiconductor substrate will occur in the peripheral second conductivity type semiconductor layer.
This occurs only in the interface region directly under the protrusion of the conductive type gate region. Since the electric field of the depletion layer formed between the peripheral second conductivity type gate region and the interface section is perpendicular to the device, hot carriers generated by the avalanche breakdown are generated by the first conductivity type. It does not flow into the source region, but flows only into the peripheral second conductivity type gate region.
従って、前記第1導電型のソース領域直下の前記第1導
電型の半導体層と前記第1導電型のドレイン領域の界面
部でアバランシ降伏が発生することはなくなり、耐圧値
以上の逆バイアス電圧をゲート・ドレイン間に印加して
も、従来の静電誘導トランジスタのように、前記界面部
におけるアバランシ降伏により発生する一ホットキャリ
アが前記第1導電型のソース領域に流入することはなく
なり、耐圧値以上の逆バイアス電圧をゲート・ドレイン
間に印加した場合における素子の耐圧の劣化及び素子の
破壊が防止される。Therefore, avalanche breakdown does not occur at the interface between the first conductivity type semiconductor layer directly under the first conductivity type source region and the first conductivity type drain region, and a reverse bias voltage higher than the withstand voltage is prevented. Even if the voltage is applied between the gate and the drain, one hot carrier generated by avalanche breakdown at the interface will not flow into the source region of the first conductivity type, unlike in conventional static induction transistors, and the withstand voltage will decrease. When the above reverse bias voltage is applied between the gate and the drain, deterioration of the breakdown voltage of the device and destruction of the device are prevented.
また、請求項2記載の第2の発明においては第1導電型
の半導体層内において形成される第2の導電型の埋め込
みゲート領域(便宜上、周辺第2導電型埋め込みゲート
領域と表現する)をその−部に前記他の第2導電型の埋
め込みゲート領域よりも前記第1導電型のドレイン領域
側により深く形成されている突起部を有する構造とした
ので、前記第1の発明と同様な作用により、ゲート・ド
レイン間に耐圧値以上の逆バイアス電圧を印加した際の
前記第1導電型の半導体層と前記第1導電型のドレイン
領域の界面部におけるアバランシ降伏は、前記周辺第2
導電型埋め込みゲー) SR域の前記突起部直下に位置
する前記界面部領域においてのみ発生する。このため、
前記第1の発明と同様、前記第1導電型のソース領域直
下の前記界面部においてはアバランシ降伏は発生せず、
耐圧以上の逆バイアス電圧を印加しても、従来の静電誘
導トランジスタのように前記界面部におけるアバランシ
降伏により発生するホットキャリアが前記第1導電型の
ソース領域に流入することはなくなり、耐圧以上の逆バ
イアス電圧をゲート・ドレイン間に印加した場合におけ
る素子の耐圧の劣化、素子の破壊が防止される。Further, in the second invention as set forth in claim 2, a second conductivity type buried gate region (for convenience, expressed as a peripheral second conductivity type buried gate region) formed within the first conductivity type semiconductor layer is provided. Since the structure has a protrusion formed deeper on the side of the drain region of the first conductivity type than the buried gate region of the other second conductivity type in the negative part, the same effect as in the first invention is obtained. Therefore, avalanche breakdown at the interface between the semiconductor layer of the first conductivity type and the drain region of the first conductivity type when a reverse bias voltage higher than the withstand voltage is applied between the gate and drain is caused by
(Conductivity Type Buried Ga) Occurs only in the interface area located directly under the protrusion in the SR region. For this reason,
Similar to the first invention, avalanche breakdown does not occur at the interface directly under the first conductivity type source region,
Even if a reverse bias voltage higher than the breakdown voltage is applied, hot carriers generated due to avalanche breakdown at the interface will not flow into the source region of the first conductivity type, unlike in conventional static induction transistors, and the voltage will not exceed the breakdown voltage. This prevents the breakdown voltage of the device from deteriorating and the device from being destroyed when a reverse bias voltage of 1 is applied between the gate and drain.
以下、図面を参照しながら本発明の実施例について説明
する。Embodiments of the present invention will be described below with reference to the drawings.
第1図は、本発明に係る一実施例である静電誘導トラン
ジスタ(SIT)の断面構成図である。FIG. 1 is a cross-sectional configuration diagram of a static induction transistor (SIT) which is an embodiment of the present invention.
なお、前記第4図に示すSITとの同一領域には同一番
号を付与している(但し、n−型エピタキシャル層、絶
縁膜は形状が少し異なるため、それぞれ12’ 15
’としている)。Note that the same regions as the SIT shown in FIG.
).
前記第4図に示す従来の5TTIOとの相違は、第1に
素子の周辺部に設けられるp゛型ゲートjJ域31の横
方向の長さを、従来のSITのp+型ゲート領域13よ
りも長くしていること、第2にその周辺部のp°型ゲー
ト617域31(以後、周辺p゛型アゲート領域1と表
現する)の素子の端部側の・一部に他のP゛゛ゲート領
域13よりも約2μ程深い拡散領域(突起部31a)を
設けていることである。The difference from the conventional 5TTIO shown in FIG. 4 is that the lateral length of the p-type gate jJ region 31 provided at the periphery of the device is longer than that of the p+-type gate region 13 of the conventional SIT. Second, the peripheral p° gate 617 region 31 (hereinafter referred to as peripheral p゛ type agate region 1) has another P゛ gate in a part of the end side of the element. The diffusion region (protrusion 31a) is provided about 2 μm deeper than the region 13.
上記のような構成となっ”ζいるため、上記周辺p゛型
アゲート領域1の突起部31aとn°型基板11とn−
型エピタキシャル層12との界面部までの縦方向の距離
12は、上記周辺p゛゛ゲート領域31以外の前記n゛
゛基板11とn−型エピタキシャル層12′との界面部
までの縦方向のp°型ゲート領域12との距離!、より
も必然的に短くなっている(j!+<j!z)。Because of the above structure, the protrusion 31a of the peripheral p-type agate region 1 and the n-type substrate 11 are connected to each other.
The vertical distance 12 to the interface with the n-type epitaxial layer 12 is the vertical distance p° to the interface between the n-type substrate 11 and the n-type epitaxial layer 12' other than the peripheral p-type gate region 31. Distance from mold gate area 12! , is necessarily shorter than (j!+<j!z).
このため、前記第5図(a)に示すように、ゲート電極
16とドレイン電極18にゲート(p”型ゲ−上領域1
3または周辺P゛型ゲート頌域31)・ドレイン(n−
型エピタキシャル[12及びn゛゛板11)間が逆バイ
アスされるような電圧V。Therefore, as shown in FIG. 5(a), the gate electrode 16 and the drain electrode 18 are
3 or peripheral P' type gate area 31)/drain (n-
A voltage V such that the type epitaxial [12 and n' board 11] is reverse biased.
を印加すると、不純物濃度の低いn−型エピタキシャル
層12内に空乏層領域32が広がり、上記逆バイアス電
圧■、が所定電圧になると上記周辺p°型ゲート領域3
1の突起部31aの下方の空乏HB SM域32aが、
先にn−型エピタキシャル層12′とn+型基板11と
の界面部33まで達する。そして、空乏層領域32aが
上記n−型エビタキシャル層12′とn+型基板11と
の界面部33まで達した後、さらに前記逆バイアス電圧
■1を増加すると、その空乏層領域32aはn゛゛基板
11にまで広がるようになるが、n゛゛基板11の不純
物濃度はn−型エピタキシャル層12′の不純物濃度よ
りもはるかに高いので、逆バイアス電圧■1の増加分に
対する空乏層領域32aの伸びの増加幅は、より小さく
なり、このため、周辺p+型ゲート領域31の突起部3
1aとn−型エピタキシャル層12′との接合部41に
おける電界E1は、周辺p゛型アゲート領域1の突起部
31a以外の部分とn−型エピタキシャル層12′との
接合部の電界E2及び他のp°型ゲート領域13とn−
型エピタキシャルN12′との接合部43の電界E3よ
りも大きくなり、周辺p°型ゲート領域31の突起部3
1aとn−型エピタキシャルN12′との接合部におい
て、先に第1次のアバランシ降伏が起こる。そして、こ
の第1次アバランシ降伏は、〔従来技術]の項で前述し
たメカニズムと同様にして結晶欠陥が多く含まれている
n−型エピタキシャル層12′とn+型基板11との界
面部において2次的なアバランシ降伏を引き起こさせる
。When , the depletion layer region 32 spreads in the n-type epitaxial layer 12 with a low impurity concentration, and when the reverse bias voltage (1) reaches a predetermined voltage, the peripheral p°-type gate region 3 expands.
The depletion HB SM region 32a below the protrusion 31a of No. 1 is
It first reaches the interface 33 between the n- type epitaxial layer 12' and the n+ type substrate 11. Then, after the depletion layer region 32a reaches the interface 33 between the n-type epitaxial layer 12' and the n+-type substrate 11, when the reverse bias voltage 1 is further increased, the depletion layer region 32a becomes n゛゛However, since the impurity concentration of the n-type substrate 11 is much higher than that of the n-type epitaxial layer 12', the depletion layer region 32a expands with respect to the increase in reverse bias voltage 1. The increase in width becomes smaller, and therefore, the protrusion 3 of the peripheral p+ type gate region 31
The electric field E1 at the junction 41 between the n-type epitaxial layer 1a and the n-type epitaxial layer 12' is equal to the electric field E2 at the junction between the n-type epitaxial layer 12' and a portion of the peripheral p-type agate region 1 other than the protrusion 31a. p° type gate region 13 and n-
The electric field E3 of the junction 43 with the type epitaxial layer N12' becomes larger than that of the protrusion 3 of the peripheral p° type gate region 31.
First-order avalanche breakdown occurs first at the junction between 1a and the n-type epitaxial layer N12'. This first avalanche breakdown occurs at the interface between the n-type epitaxial layer 12' and the n+-type substrate 11, which contain many crystal defects, in the same manner as described above in the [Prior Art] section. cause the next avalanche surrender.
この2次的アバランシ降伏が発生する空乏層領域32で
の電界は、n′″型基板11に対してほぼ垂直方向に、
n°型基板11から周辺p゛型ゲート?il域31の突
起部31aへ向かうので、発生する電子・正孔対の内正
孔はほとんど周辺p゛型ゲートt=M域31の突起部3
1aに流入する。The electric field in the depletion layer region 32 where this secondary avalanche breakdown occurs is approximately perpendicular to the n'' type substrate 11.
From the n° type substrate 11 to the peripheral p type gate? Since the holes in the generated electron-hole pairs go toward the protrusion 31a of the IL region 31, most of the holes are directed to the protrusion 3 of the peripheral p' type gate t=M region 31.
1a.
このことにより、n2型ソース領域J4の直下の空乏層
領域32においてはアバランシ降伏は起こらず、従って
従来のようにチャネル領域19及びn゛゛ソース領域1
4に正孔(ホットホール)が流入することはなくなる。As a result, avalanche breakdown does not occur in the depletion layer region 32 directly under the n2 type source region J4, and therefore, as in the conventional case, the channel region 19 and the n2 type source region 1
Holes (hot holes) no longer flow into 4.
このように、n°型ソース領域14の直下の空乏層領域
32でアバランシ降伏が発生する前に、周辺p゛型アゲ
ート領域1の突起部31aの直下の空乏NeM域32で
先にアバランシ降伏を発生させるので、従来のようにチ
ャネル領域19及びn。In this way, before avalanche breakdown occurs in the depletion layer region 32 directly under the n° type source region 14, avalanche breakdown occurs first in the depleted NeM region 32 directly under the protrusion 31a of the peripheral p'' type agate region 1. Since the channel regions 19 and n are generated in the conventional manner.
型ソース領域14に正孔(ホットホール)が流入される
ことを防止することが可能となり、素子耐圧の劣化、さ
らには素子的破壊を未然に防止することができる。It becomes possible to prevent holes (hot holes) from flowing into the type source region 14, and it is possible to prevent deterioration of the element breakdown voltage and furthermore prevent element breakdown.
次に、第3図(a)〜ら)を参照して上記構成のnチャ
ネルのSITの製造方法を説明する。Next, a method for manufacturing an n-channel SIT having the above structure will be described with reference to FIGS. 3(a) to 3(a).
これらの図は、1単位のnチャネルSITの部分を示す
断面図であり、各部の寸法関係は、工程を理解し易くす
るために、誇長されており、現実のデバイスと比例して
いない。These figures are cross-sectional views showing parts of one unit of n-channel SIT, and the dimensional relationships of each part are exaggerated to make it easier to understand the process and are not proportional to the actual device.
まず、第3図(a)に示すように例えばsb等のドナー
が高濃度にドープされたn゛゛基板11の一方の主面上
全体にエピタキシャル成長により約30μ程度の厚さに
n−型エピタキシャル層52を形成する。First, as shown in FIG. 3(a), an n-type epitaxial layer is formed to a thickness of about 30μ by epitaxial growth on the entire one main surface of an n-type substrate 11 doped with a donor such as sb at a high concentration. Form 52.
続けて、同図俤)に示すように、前記n−型エビタキシ
ャル層52の表面全体に5iOz等からなる第1の酸化
膜41を約700人の厚さに形成した後、同図(C)に
示すように、フォトリソグラフィ法により前記周辺P゛
型ゲートLQ域31の突起部31aの上方に位置する第
1の酸化膜41をエツチングにより除去する。そして、
次に前記絶縁膜41及びフォトレジスト42をマスクと
してB(ボロン)等のアクセプタをデポジションし、上
面に前記第1の酸化1141が形成されていないn−型
エピタキシャルW!I52の表面近傍に不純物濃度が約
1019c、iのP゛型領領域43形成する。Subsequently, as shown in FIG. 2), a first oxide film 41 made of 5iOz or the like is formed on the entire surface of the n-type epitaxial layer 52 to a thickness of approximately 700 nm, and then as shown in FIG. ), the first oxide film 41 located above the protrusion 31a of the peripheral P'' type gate LQ region 31 is removed by etching using a photolithography method. and,
Next, an acceptor such as B (boron) is deposited using the insulating film 41 and the photoresist 42 as a mask, and an n-type epitaxial film W on which the first oxide 1141 is not formed on the upper surface is deposited. A P-type region 43 having an impurity concentration of approximately 1019c and i is formed near the surface of I52.
さらに同図(d)に示すように、n−型エピタキシャル
7152の上面の前記p°型ゲート領域13及び周辺p
゛型アゲート領域1が形成される部分の上方に再び前記
第1の酸化膜41及びフォトレジスト42をマスクとし
てB(ボロン)等のアクセプタをデポジションし、p゛
型領領域45形成する。Furthermore, as shown in FIG.
Using the first oxide film 41 and the photoresist 42 as a mask, an acceptor such as B (boron) is deposited again above the portion where the '-type agate region 1 is to be formed, thereby forming a p-type region 45.
さらに続けて、同図(e)に示すようにドライブイン拡
散を行い、前記P°型領領域3及び前記p+型領領域5
をn“型エピタキシャル層52内に、さらに深く拡散さ
せて、それぞれp゛型ゲート領域131周辺p゛型ゲー
ト2M域31を形成する。Further, drive-in diffusion is performed as shown in FIG.
is further deeply diffused into the n'' type epitaxial layer 52 to form a p'' type gate 2M region 31 around the p'' type gate region 131, respectively.
また、このドライブイン拡散に続いて、n−型エピタキ
シャルH52の表面上にはSingからなる第2の絶縁
膜46が形成される。Further, following this drive-in diffusion, a second insulating film 46 made of Sing is formed on the surface of the n-type epitaxial layer H52.
さらに、同図(f)に示すように、フォトリソグラフィ
法により第2の絶縁膜46の前記n゛゛ソース領域14
が形成される位置の上方にある部分を除去した後、常圧
及び減圧CVD法を用いたSiH4の熱分解法(Sfl
ane thermal decomposition
)等により、前記第2の酸化膜46が形成されているn
−型エピタキシャル層52の上面に多結晶シリコン(P
olysilicon) 47を形成する。続けて、前
記第2の酸化膜46が形成されているn−型エピタキシ
ャル層52の上面にAS (ヒ素)等のドナーイオン
をイオン注入し、同図(g)に示すように前記第2の酸
化膜46が形成されていない、n型エピタキシャル層5
2の表面近傍に約0.4μmの深さで、不純物濃度が約
1020cmI102Oのn°°ソース領域14を固相
拡散により形成する。そして、次にフォトリソラフィ法
により、前記多結晶シリコン47を選択的に除去し、前
記n2型ソース領域14の上部及びそのn゛゛ソース領
域14の両端の第2の酸化膜46の一部に積層形成され
た多結晶シリコン21を形成する。Furthermore, as shown in FIG.
After removing the portion above the position where Sfl is formed, SiH4 thermal decomposition method (Sfl
thermal decomposition
) etc., the second oxide film 46 is formed.
- type epitaxial layer 52 on the upper surface of polycrystalline silicon (P).
olysilicon) 47. Subsequently, donor ions such as AS (arsenic) are implanted into the upper surface of the n-type epitaxial layer 52 on which the second oxide film 46 is formed, and as shown in FIG. N-type epitaxial layer 5 on which oxide film 46 is not formed
An n° source region 14 having an impurity concentration of about 1020 cmI102O is formed at a depth of about 0.4 μm near the surface of the semiconductor substrate 2 by solid-phase diffusion. Then, the polycrystalline silicon 47 is selectively removed by photolithography, and a second oxide film 46 is deposited on the upper part of the n2 type source region 14 and a portion of the second oxide film 46 at both ends of the n2 type source region 14. Polycrystalline silicon 21 is formed.
さらに、同図Q′1)に示すようにフォトリソグラフィ
法により前記P°°ゲート領域13及び周辺P。Furthermore, as shown in FIG.
型ゲート領域31の上部の前記第2の酸化膜46を選択
除去して、コンタクトホールの形成を行い(この時、前
記酸化膜15′が形成される)、次にスパッタ法、また
は真空蒸着法等により、11、Al−3i等の電極材料
を、前記酸化膜15′及び多結晶シリコン21が形成さ
れているn−型エピタキシャル層12′の上面全体に形
成する。そして、フォトリソグラフィ法により上記電極
材料を選択的に除去して、前記ソース電極15及び前記
ゲート電極16を形成する。さらに、スパッタ法、真空
蒸着法等によりn゛゛基板11の他方の主面上にAN、
Af−3t等の電極材料を形成し、ドレイン電極18を
形成する。The second oxide film 46 above the mold gate region 31 is selectively removed to form a contact hole (at this time, the oxide film 15' is formed), and then sputtering or vacuum evaporation is performed. An electrode material such as No. 11 or Al-3i is formed on the entire upper surface of the n-type epitaxial layer 12' on which the oxide film 15' and the polycrystalline silicon 21 are formed. Then, the electrode material is selectively removed by photolithography to form the source electrode 15 and the gate electrode 16. Furthermore, AN,
An electrode material such as Af-3t is formed to form the drain electrode 18.
なお、上記実施例は表面ゲート型のnチャネルSITへ
の適用例であるが、本発明は導電型を逆にした表面ゲー
ト型のpチャネルSITにも適用できることは勿論であ
り、また、nチャネルまたは、nチャネルの埋め込みゲ
ート型のSITにも容易に適用可能である。また、St
デバイスに限らず、GeもしくはGaAs等の化合物半
導体でもよい。Although the above embodiment is an example of application to a surface gate type n-channel SIT, it goes without saying that the present invention can also be applied to a surface gate type p-channel SIT with the conductivity type reversed. Alternatively, it can be easily applied to an n-channel buried gate type SIT. Also, St.
The device is not limited to a device, and may be a compound semiconductor such as Ge or GaAs.
本発明によれば、ゲート・ドレイン間に耐圧値以上の逆
バイアス電圧を印加した場合に、第1導電型の半導体層
と第1導電型のドレイン領域の界面において発生するア
バランシ降伏を、前記第1導電型の半導体層の一主面近
傍の最端部側に設けられた第2導電型のゲート領域の突
起部直下または前記第1導電型の半導体層内の最端部側
に埋め込まれた第2導電型の埋め込みゲート領域の突起
部直下においてのみ発生させるようにしたので、上記界
面において発生するアバランシ降伏により発生されるホ
ットキャリアが第1導電型のソース領域に流入すること
がなくなり、ゲート・ドレイン間に耐圧値以上の逆バイ
アス電圧を印加した場合でも素子の耐圧の劣化及び素子
破壊を防止することが可能となる。According to the present invention, when a reverse bias voltage equal to or higher than the withstand voltage is applied between the gate and the drain, avalanche breakdown that occurs at the interface between the semiconductor layer of the first conductivity type and the drain region of the first conductivity type can be suppressed. Immediately below the protrusion of the gate region of the second conductivity type provided on the endmost side near one main surface of the semiconductor layer of the first conductivity type or embedded in the endmost side of the semiconductor layer of the first conductivity type. Since the generation is made only directly under the protrusion of the buried gate region of the second conductivity type, hot carriers generated by avalanche breakdown occurring at the interface are prevented from flowing into the source region of the first conductivity type. - Even when a reverse bias voltage higher than the withstand voltage value is applied between the drains, it is possible to prevent the deterioration of the withstand voltage of the element and the destruction of the element.
第1図は本発明に係る一実施例の静電誘導トランジスタ
(SIT)の断面構成図、
第2図は上記実施例においてゲート・ドレイン間に逆バ
イアス電圧が印加された場合の空乏層領域の広がりを示
す図、
第3図(a)〜(ハ)は上記実施例の製造方法を説明す
る製造工程図、
第4図は従来の静電誘導トランジスタ(SIT)の断面
構成図、
第5図(a)、 (b)はそれぞれドレイン・ソース間
の耐圧B V oss * ドレイン・ゲート間の耐
圧BVoc。
の測定方法を説明する図、
第6図は上記従来の静電誘導トランジスタにおいてゲー
ト・ドレイン間に逆バイアス電圧が印加された場合の空
乏層′vM域の広がりを示す図である。
11・・・n゛型基板、
12′・・・n−型エピタキシャル層、13・・・p゛
型ゲート領域、
14・・・n”型ソース領域、
15’・・・酸化膜、
16・・・ゲート電極、
17・・・ソース電極、
18・・・ドレイン電極、
19・・・チャネル領域、
31・・・周辺p゛型ゲート領域、
31a・・・突起部。Fig. 1 is a cross-sectional diagram of a static induction transistor (SIT) according to an embodiment of the present invention, and Fig. 2 shows the depletion layer region in the above embodiment when a reverse bias voltage is applied between the gate and drain. 3(a) to 3(c) are manufacturing process diagrams explaining the manufacturing method of the above embodiment; FIG. 4 is a cross-sectional configuration diagram of a conventional static induction transistor (SIT); FIG. 5 (a) and (b) are the drain-source breakdown voltage BV oss *drain-gate breakdown voltage BVoc, respectively. FIG. 6 is a diagram showing the spread of the depletion layer 'vM region when a reverse bias voltage is applied between the gate and drain in the conventional static induction transistor. DESCRIPTION OF SYMBOLS 11... n'' type substrate, 12'... n- type epitaxial layer, 13... p' type gate region, 14... n'' type source region, 15'... oxide film, 16. ...Gate electrode, 17...Source electrode, 18...Drain electrode, 19...Channel region, 31...Peripheral p'-type gate region, 31a...Protrusion.
Claims (2)
で配設された第2導電型のゲート領域と、前記第1導電
型の半導体層の一主面近傍で前記第2導電型のゲート領
域の間に、前記ゲート領域よりも浅く形成された前記第
1導電型のソース領域と、前記第1導電型の半導体層の
他方の主面に形成された第1導電型のドレイン領域とを
備えた静電誘導トランジスタにおいて、 前記第1導電型の半導体層の一主面近傍に設けられた前
記第2導電型のゲート領域は、その一部に前記他の第2
導電型のゲート領域よりも前記第1導電型のドレイン領
域側により深く形成されている突起部を有することを特
徴とする静電誘導トランジスタ。(1) a second conductivity type gate region disposed at a predetermined interval near one main surface of the first conductivity type semiconductor layer; and a second conductivity type gate region disposed near one main surface of the first conductivity type semiconductor layer; a source region of the first conductivity type formed shallower than the gate region between the gate regions of the conductivity type; and a source region of the first conductivity type formed on the other main surface of the semiconductor layer of the first conductivity type. In the static induction transistor including a drain region, the second conductivity type gate region provided near one main surface of the first conductivity type semiconductor layer has a portion of the second conductivity type gate region provided with the second conductivity type semiconductor layer.
A static induction transistor characterized by having a protrusion formed deeper in the drain region of the first conductivity type than in the gate region of the conductivity type.
層内部に所定の間隔で埋め込まれた第2導電型の埋め込
みゲート領域と、前記第1導電型の半導体層の一主面近
傍に形成された前記第1導電型の半導体層よりも不純物
濃度の高い前記第1導電型のソース領域と、前記第1導
電型の半導体層の他方の主面に形成された第1導電型の
ドレイン領域とを備えた静電誘導トランジスタにおいて
、前記第1導電型の半導体層内に埋め込まれた最端部の
前記第2導電型の埋め込みゲート領域は、その一部に前
記他の第2導電型の埋め込みゲート領域よりも前記第1
の導電型のドレイン領域側により深く形成されている突
起部を有することを特徴とする静電誘導トランジスタ。(2) a semiconductor layer of a first conductivity type, a buried gate region of a second conductivity type embedded at a predetermined interval inside the semiconductor layer of the first conductivity type, and a main part of the semiconductor layer of the first conductivity type; the first conductivity type source region having a higher impurity concentration than the first conductivity type semiconductor layer formed near the surface; and a first conductivity type formed on the other main surface of the first conductivity type semiconductor layer. In the static induction transistor, the buried gate region of the second conductivity type at the endmost part buried in the semiconductor layer of the first conductivity type has a portion of the buried gate region of the second conductivity type buried in the semiconductor layer of the first conductivity type. 2 conductivity type buried gate region.
A static induction transistor characterized by having a protrusion formed deeper on a drain region side of a conductivity type.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14457189A JPH039573A (en) | 1989-06-07 | 1989-06-07 | Electrostatic induction transistor |
US07/793,235 US5184201A (en) | 1989-06-07 | 1991-11-08 | Static induction transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14457189A JPH039573A (en) | 1989-06-07 | 1989-06-07 | Electrostatic induction transistor |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH039573A true JPH039573A (en) | 1991-01-17 |
Family
ID=15365297
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14457189A Pending JPH039573A (en) | 1989-06-07 | 1989-06-07 | Electrostatic induction transistor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH039573A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100383202C (en) * | 2002-02-05 | 2008-04-23 | 株式会社理光 | Ink for ink-jet recording, ink set, ink cartridge, recorder, and recording method |
JP2011054809A (en) * | 2009-09-03 | 2011-03-17 | Mitsubishi Electric Corp | Nitride semiconductor device, and method of manufacturing the same |
-
1989
- 1989-06-07 JP JP14457189A patent/JPH039573A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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CN100383202C (en) * | 2002-02-05 | 2008-04-23 | 株式会社理光 | Ink for ink-jet recording, ink set, ink cartridge, recorder, and recording method |
JP2011054809A (en) * | 2009-09-03 | 2011-03-17 | Mitsubishi Electric Corp | Nitride semiconductor device, and method of manufacturing the same |
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