JPH039423A - Ready signal checking circuit - Google Patents
Ready signal checking circuitInfo
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- JPH039423A JPH039423A JP1144368A JP14436889A JPH039423A JP H039423 A JPH039423 A JP H039423A JP 1144368 A JP1144368 A JP 1144368A JP 14436889 A JP14436889 A JP 14436889A JP H039423 A JPH039423 A JP H039423A
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- 238000001514 detection method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
- Debugging And Monitoring (AREA)
Abstract
Description
【発明の詳細な説明】
(り産業上の利用分野
本発明は、ディスク装置に接続され、該ディスク装蓋か
らのレディー信号を盗視するレディー信号チェック回路
に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a ready signal check circuit that is connected to a disk drive and monitors a ready signal from a disk cover.
(ロ)従来の技術
一般に、ディスク装置は自己の状態がレディー状態であ
るか否かを示すレディー信号を出力し、従来は、第2図
に示すように、ディスク装置(1)からのレディー信号
RDYを、ドライバ(2)を介してCPU(3)のデー
タバス(4)に供給するようにしていた。そして、CP
U(3)は、ディスク装置(1)をアクセスする際、工
10リードコマンドを実行してドライバ(2)をオンし
、レディー信号RDYを取り込んでいた。(b) Conventional technology In general, a disk device outputs a ready signal indicating whether or not its own state is ready. Conventionally, as shown in FIG. 2, a ready signal from the disk device (1) is output. RDY was supplied to the data bus (4) of the CPU (3) via the driver (2). And C.P.
When U (3) accesses the disk device (1), it executes the 10 read command, turns on the driver (2), and captures the ready signal RDY.
(ハ)発明が解決しようとした課題
ディスク装置は、レディー信号が一時的にノットレディ
ー状態になり、何の介入もなく自動的にレディー状態に
復帰した場合、そのままディスクをアクセスすると、何
らかの障害を起こす可能性があり、このような場合には
、ディスク装置にリストア動作をさせることが望ましい
。(c) Problems that the invention sought to solve In a disk device, if the ready signal temporarily goes into the not-ready state and automatically returns to the ready state without any intervention, if the disk is accessed as it is, some kind of failure will occur. In such a case, it is desirable to have the disk device perform a restore operation.
しかしながら、上記した従来の構成では、単にレディー
信号をドライバを介してデータバスに供給し、CPUが
アクセスしようとした際、断片的にレディー信号のレベ
ルを盈視するだけであったので、レディー信号が一時的
にノットレディー状態になったか否かを検出することは
できなかった。このため、必要なリストア動作を行わず
にディスクをアクセスしてしまい、ディスク障害が起こ
る可能性があった。However, in the conventional configuration described above, the ready signal is simply supplied to the data bus via the driver, and when the CPU attempts to access it, the level of the ready signal is only partially ignored. It was not possible to detect whether or not the server temporarily entered a not-ready state. As a result, the disk may be accessed without performing the necessary restore operation, potentially causing a disk failure.
(ニ)課題を解決するための手段
本発明は、ディスク装置からのレディー信号が予め定め
られた所定期間以上ノットレディー状態になったことを
検出する検出回路と、該検出回路の出力を保持する保持
回路とを有し、該保持回路の出力をドライバを介してC
PUのデータバスに供給することにより、上記課題を解
決するものである。(D) Means for Solving the Problems The present invention includes a detection circuit that detects that a ready signal from a disk device is in a not-ready state for a predetermined period or more, and an output of the detection circuit that holds the output of the detection circuit. and a holding circuit, and the output of the holding circuit is connected to C through a driver.
The above problem is solved by supplying the data bus to the PU data bus.
更に、本発明は、前記ディスク装置へのリストア信号に
より前記保持回路の内容をクリアするよう構成したもの
である。Furthermore, the present invention is configured such that the contents of the holding circuit are cleared by a restore signal sent to the disk device.
(ホ)作用
本発明では、ディスク装置からのレディー信号が所定期
間以上ノットレディー状態になると、たとえノットレデ
ィー状態後に自動的にレディー状態に復帰しても、ノッ
トレディー状態になったことを示す検出出力が、保持回
路に保持されるので、従来と同様、CPUがディスクを
アクセスする際、断片的に監視を行っても、−時的なノ
ットレディー状態を確実に把握できるようになる。(e) Effect In the present invention, when the ready signal from the disk device is in the not-ready state for a predetermined period or more, even if the ready state is automatically returned to the not-ready state after the not-ready state, a detection indicating that the not-ready state has been entered is detected. Since the output is held in the holding circuit, it is possible to reliably grasp the temporary not-ready state even if the CPU performs piecemeal monitoring when accessing the disk, as in the past.
(へ)実施例
第1図は、本発明の実施例の構成を示すブロック図であ
り、第2図の従来例と同一の構成には同一の番号を付し
ている。(f) Embodiment FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention, and the same components as the conventional example in FIG. 2 are given the same numbers.
第1図において、(5)(6)(7)はDフリップフロ
ップ、(8ンはANDゲート、(9)はORゲート、(
10)はディスクコントローラであり、ディスク装置(
1)からのレディー信号RDYは、Dフリップフロップ
(5)のD入力端子とANDゲート(8)及びORゲー
ト(9)の一方の入力端子に入力されている。ANDゲ
ート(8)の他方の入力端子には、Dフリップフロップ
(5)のQ、出力が入力され、ANDゲート(8)の出
力G、がDフリップフロップ(6)のD入力端子に入力
されている。そして、Dフッツブフロップ(5)(6)
のクロック端子CKに、基準クロックCLKが入力きれ
ている。In Figure 1, (5), (6), and (7) are D flip-flops, (8) is an AND gate, (9) is an OR gate, (
10) is a disk controller, and a disk device (
The ready signal RDY from 1) is input to the D input terminal of the D flip-flop (5) and one input terminal of the AND gate (8) and the OR gate (9). The output Q of the D flip-flop (5) is input to the other input terminal of the AND gate (8), and the output G of the AND gate (8) is input to the D input terminal of the D flip-flop (6). ing. And D foot flop (5) (6)
The reference clock CLK has been input to the clock terminal CK of the device.
又、Dフリップフロップ(7)のD端子はr H。Also, the D terminal of the D flip-flop (7) is rH.
レベルの電位にプルアップされており、クロック端子C
KにはDフリップフロップ(6)のQ、出力が、そして
、クリア端子CRにはリストア信号R8TRが入力され
ている。このDフリップフロップ(7)のQ、出力は、
ORゲート(9)の他方の入力端子に入力され、ORゲ
ート(9)の出力G、がドライバ(2)に入力されてい
る。そして、従来と同様、CPU(3)のI10リード
コマンドの実行によりドライバ(2)がオンし、ドライ
バ(2)を介してORゲート(9)の出力G、がCPU
のデータバス(4)に供給される構成である。It is pulled up to the potential of the clock terminal C
The Q output of the D flip-flop (6) is input to K, and the restore signal R8TR is input to the clear terminal CR. The Q and output of this D flip-flop (7) are:
It is input to the other input terminal of the OR gate (9), and the output G of the OR gate (9) is input to the driver (2). Then, as in the past, the driver (2) is turned on by executing the I10 read command of the CPU (3), and the output G of the OR gate (9) is sent to the CPU via the driver (2).
The configuration is such that the data bus (4) is supplied with the data bus (4).
以下、第3図のタイミングチャートを参照して、本実施
例の動作を詳しく説明する。The operation of this embodiment will be described in detail below with reference to the timing chart of FIG.
ディスク装置(1)からのレディー信号RDYが、第3
図(ロ)の如< READY状態を示す「L」レベルか
らNOT READY状態を示すr H、レベルに変
化すると、Dフリップフロップ(5)には、基準クロッ
クCLK(第3図(イ))7)立ち上がりタイミングで
r H、レベルが取り込まれ、第3図(ハ)の如くその
Q、出力がr H、となる。ANDゲート(8)には、
Q、出力とレディー信号RDYが入力されているので、
レディー信号RDYのNOT READY状態が、基
準クロックCLKの次の立ち上がりタイミングまで継続
すれば、そのタイミングでAND出力がDフリップフロ
ップ(6)に取り込まれ、そのQ、出力は第3図(ホ)
の如くrH」となる。The ready signal RDY from the disk device (1) is
As shown in Figure (b), when the level changes from the "L" level indicating the READY state to the rH level indicating the NOT READY state, the D flip-flop (5) receives the reference clock CLK (Figure 3 (A)) 7. ) At the rising timing, the rH level is taken in, and its Q and output become rH, as shown in FIG. 3(c). AND gate (8) has
Q: Since the output and ready signal RDY are input,
If the NOT READY state of the ready signal RDY continues until the next rising timing of the reference clock CLK, the AND output is taken into the D flip-flop (6) at that timing, and its Q and output are as shown in Fig. 3 (E).
``rH''.
Dフリップフロップ(7)のD入力端子はr H。The D input terminal of the D flip-flop (7) is rH.
レベルにプルアップされており、Q、出力がクロック端
子CKに入力されているので、Dフリップフロップ(7
)はラッチ回路を構成し、Q2出力がr H、となれば
、そのr H、レベルを取り込み保持する。このため、
Q、出力は第3図(へ)に示すように、クリアされるま
でr H、レベルを保持し、この出力がORゲート(9
)を介してドライバ(2)に入力される。Since the Q and output are input to the clock terminal CK, the D flip-flop (7
) constitutes a latch circuit, and when the Q2 output becomes rH, the rH level is taken in and held. For this reason,
As shown in Figure 3, the Q output holds the rH level until it is cleared, and this output is connected to the OR gate (9).
) to the driver (2).
従って、レディー信号がNOT READY状態からR
EADY状態に復帰した後に、ディスクアクセスのため
、CPU(3)がI10リードコマンドを実行しても、
ドライバ〈2〉を介して1HJレベルのG、出力が、デ
ータバス(4)に供給されてCPU(3)に取り込まれ
るので、CPU(3)は、レディー信号RDYが一時的
にNOT READY状態になりその後自動的に復帰し
たことを知ることができる。Therefore, the ready signal changes from the NOT READY state to R.
Even if the CPU (3) executes the I10 read command to access the disk after returning to the EADY state,
Since the 1HJ level G output is supplied to the data bus (4) through the driver <2> and taken into the CPU (3), the CPU (3) temporarily changes the ready signal RDY to the NOT READY state. After that, you will automatically know that it has returned.
依って、この際、CPU(3)がリストアコマンドをデ
ィスクコントローラ(10)に発することが可能となり
、このディスクコントローラ(10)はコマンドに応じ
てディスク装置(1)にリストア信号R3TRを出力し
、ディスク装置(1)においてリストア動作が実行され
る。Therefore, at this time, the CPU (3) can issue a restore command to the disk controller (10), and the disk controller (10) outputs a restore signal R3TR to the disk device (1) in response to the command. A restore operation is executed in the disk device (1).
ところで、Dフリップフロップ(7)のクリア端子CR
には、上記リストア信号R5TRが入力されているため
、リストア動作の実行時に、Dフッツブフロップ(7)
の保持内容はクリアされ、Q。By the way, the clear terminal CR of the D flip-flop (7)
Since the above restore signal R5TR is input to the D foot flop (7) when the restore operation is executed,
The retained contents of Q.
出力はrL」に戻る。依って、再び検出が可能となる。The output returns to rL. Therefore, detection becomes possible again.
(ト)発明の効果
本発明に依れば、ディスク装置からのレディー信号が一
時的にノットレディー状態になったことを確実に検出で
きるので、ディスク装置の異常状態の監視を強化でき、
ディスク障害を最小限に食いIFめることができる。(G) Effects of the Invention According to the present invention, it is possible to reliably detect that the ready signal from the disk device is temporarily in the not-ready state, so monitoring of abnormal states of the disk device can be strengthened.
It is possible to minimize disk failures and reduce IF.
第1図は本発明の実施例の構成を示すブロック図、第2
図は従来の構成を示すブロック図、第3図は本発明の実
施例のタイミングチャートである。
(1)・・・ディスク装置、 (2)・・・ドライ/
<、 (3)・・・CPU、 (4)・・・データ
バス、 (5)(6)(7)・・・Dフリップフロッ
プ、(8)・・・ANDゲート、(9)・・・ORゲー
ト。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention, and FIG.
The figure is a block diagram showing a conventional configuration, and FIG. 3 is a timing chart of an embodiment of the present invention. (1)...disk device, (2)...dry/
<, (3)...CPU, (4)...Data bus, (5)(6)(7)...D flip-flop, (8)...AND gate, (9)... OR gate.
Claims (2)
た所定期間以上ノットレディー状態になったことを検出
する検出回路と、該検出回路の出力を保持する保持回路
とを有し、該保持回路の出力をドライバを介してCPU
のデータバスに供給することを特徴としたレディー信号
チェック回路。(1) It has a detection circuit that detects that the ready signal from the disk device is in the not-ready state for a predetermined period or more, and a holding circuit that holds the output of the detection circuit, and the holding circuit Output to CPU via driver
A ready signal check circuit is characterized in that it supplies data to the data bus.
持回路の内容をクリアすることを特徴とした請求項1記
載のレディー信号チェック回路。(2) The ready signal check circuit according to claim 1, wherein the contents of the holding circuit are cleared by a restore signal to the disk device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1144368A JPH039423A (en) | 1989-06-07 | 1989-06-07 | Ready signal checking circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1144368A JPH039423A (en) | 1989-06-07 | 1989-06-07 | Ready signal checking circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH039423A true JPH039423A (en) | 1991-01-17 |
Family
ID=15360490
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1144368A Pending JPH039423A (en) | 1989-06-07 | 1989-06-07 | Ready signal checking circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH039423A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6554668B2 (en) | 2000-06-23 | 2003-04-29 | Tanabe Bogu Co., Ltd. | Life jacket |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59116961A (en) * | 1982-12-22 | 1984-07-06 | Hitachi Ltd | Electronic computer system |
JPS6198434A (en) * | 1984-10-19 | 1986-05-16 | Ricoh Co Ltd | Floppy disk controller |
-
1989
- 1989-06-07 JP JP1144368A patent/JPH039423A/en active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59116961A (en) * | 1982-12-22 | 1984-07-06 | Hitachi Ltd | Electronic computer system |
JPS6198434A (en) * | 1984-10-19 | 1986-05-16 | Ricoh Co Ltd | Floppy disk controller |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6554668B2 (en) | 2000-06-23 | 2003-04-29 | Tanabe Bogu Co., Ltd. | Life jacket |
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