JPH0381860A - Ｓｌｉ対応マルチ・マイクロ・プロセッサシステム - Google Patents
Ｓｌｉ対応マルチ・マイクロ・プロセッサシステムInfo
- Publication number
- JPH0381860A JPH0381860A JP21742789A JP21742789A JPH0381860A JP H0381860 A JPH0381860 A JP H0381860A JP 21742789 A JP21742789 A JP 21742789A JP 21742789 A JP21742789 A JP 21742789A JP H0381860 A JPH0381860 A JP H0381860A
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- JP
- Japan
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- service logic
- service
- interpreters
- slis
- microprocessor
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- Pending
Links
- 230000015654 memory Effects 0.000 abstract description 10
- 230000000694 effects Effects 0.000 description 5
- 230000002411 adverse Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000007792 addition Methods 0.000 description 2
- 238000013507 mapping Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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- 239000011159 matrix material Substances 0.000 description 1
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- 238000013519 translation Methods 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Exchange Systems With Centralized Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、オープン・ネットワーク・アーキテクチャを
実現するアーキテクチャとして提唱されているインテリ
ジェント・ネットワーク方式に係わり、特に交換機のサ
ービスを基本エレメント、すなわちファンクショナル・
コンポーネントの組み合わせとして表現するサービス・
ロジック・プログラムの独立性を確保したＳＬＩ （、
サービス・ロジック・インタープリタ）対応マルチ・マ
イクロ・プロセッサシステムに関する。
実現するアーキテクチャとして提唱されているインテリ
ジェント・ネットワーク方式に係わり、特に交換機のサ
ービスを基本エレメント、すなわちファンクショナル・
コンポーネントの組み合わせとして表現するサービス・
ロジック・プログラムの独立性を確保したＳＬＩ （、
サービス・ロジック・インタープリタ）対応マルチ・マ
イクロ・プロセッサシステムに関する。
インテリジェント・ネットワーク方式は、新規サービス
の迅速な展開を実現するアーキテクチャとして提唱され
ている。このインテリジェント・ネットワーク方式では
、サービス・コントロール・ポイント（ＳＣＰ）とサー
ビス・スイッチング・ポイント（ＳＳＰ）を主な構成要
素としている。
の迅速な展開を実現するアーキテクチャとして提唱され
ている。このインテリジェント・ネットワーク方式では
、サービス・コントロール・ポイント（ＳＣＰ）とサー
ビス・スイッチング・ポイント（ＳＳＰ）を主な構成要
素としている。
そして、基本呼制御用にはサービス・スイッチング・ポ
イントに、また高度サービス制御用にはサービス・コン
トロール・ポイントに、１つまたは複数のＳＬＰを持っ
ており、それぞれサービス・ロジック・インタープリタ
（ＳＬＩ）がネットワーク情報データベ・−ス（ＮＩＤ
）を参照しながら必要なサービス・ロジック・プログラ
ム（ＳＬＰ）の翻訳を行うものとされている。
イントに、また高度サービス制御用にはサービス・コン
トロール・ポイントに、１つまたは複数のＳＬＰを持っ
ており、それぞれサービス・ロジック・インタープリタ
（ＳＬＩ）がネットワーク情報データベ・−ス（ＮＩＤ
）を参照しながら必要なサービス・ロジック・プログラ
ム（ＳＬＰ）の翻訳を行うものとされている。
このような従来提唱されたインテリジェント・ネットワ
ーク方式では、１つのサービス・ロジック・インタープ
リタの制御の下に複数のサービス・ロジック・プログラ
ムが定義されている。したがって、あるサービス・ロジ
ック・プログラムを変更したり、新しくサービス・ロジ
ック・プログラムを追加する場合には、何らかのミスに
よって、その変更や追加と無関係なサービス・ロジック
・プログラムにまで悪影響を与えるおそれがあった。
ーク方式では、１つのサービス・ロジック・インタープ
リタの制御の下に複数のサービス・ロジック・プログラ
ムが定義されている。したがって、あるサービス・ロジ
ック・プログラムを変更したり、新しくサービス・ロジ
ック・プログラムを追加する場合には、何らかのミスに
よって、その変更や追加と無関係なサービス・ロジック
・プログラムにまで悪影響を与えるおそれがあった。
そこで本発明の目的は、サービス・ロジック・プログラ
ムの変更や追加による他のサービス・ロジック・プログ
ラムへの悪影響を排除することのできるＳＬＩ対応マル
チ・マイクロ・プロセッサシステムを提供することにあ
る。
ムの変更や追加による他のサービス・ロジック・プログ
ラムへの悪影響を排除することのできるＳＬＩ対応マル
チ・マイクロ・プロセッサシステムを提供することにあ
る。
本発明では、（ｉ）それぞれ独立したマイクロプロセッ
サから構成され互いに影響されたくないサービス群ごと
に用意された複数のサービス・ロジック・インタープリ
タと、（１１）これらのサービス・ロジック・インター
プリタにそれぞれ専用に配置され、対応するサービス群
のサービス・ロジック・プログラムを格納したメモリと
、（ｉｉｉ ）これらサービス・ロジック・プログラム
を翻訳するパラメータを格納し、該当するサービス・ロ
ジック・インタープリタのみを介してアクセスされるネ
ットワーク情報データベースとをＳＬＩ対応マルチ・マ
イクロ・プロセッサシステムに具備させる。
サから構成され互いに影響されたくないサービス群ごと
に用意された複数のサービス・ロジック・インタープリ
タと、（１１）これらのサービス・ロジック・インター
プリタにそれぞれ専用に配置され、対応するサービス群
のサービス・ロジック・プログラムを格納したメモリと
、（ｉｉｉ ）これらサービス・ロジック・プログラム
を翻訳するパラメータを格納し、該当するサービス・ロ
ジック・インタープリタのみを介してアクセスされるネ
ットワーク情報データベースとをＳＬＩ対応マルチ・マ
イクロ・プロセッサシステムに具備させる。
すなわち、本発明ではサービス・ロジック・プログラム
が互いに悪影響を及ぼさないように複数の群に分類し、
これに応じて、マイクロプロセッサからなるサービス・
ロジック・インタープリタをこれらサービス群ごとに用
意した。これにより、サービス・ロジック・プログラム
の変更等が生じてもサービス群が独立しているので、他
のサービス・ロジック・プログラムへの悪影響を排除す
ることができる。
が互いに悪影響を及ぼさないように複数の群に分類し、
これに応じて、マイクロプロセッサからなるサービス・
ロジック・インタープリタをこれらサービス群ごとに用
意した。これにより、サービス・ロジック・プログラム
の変更等が生じてもサービス群が独立しているので、他
のサービス・ロジック・プログラムへの悪影響を排除す
ることができる。
以下、実施例につき本発明の詳細な説明する。
第１図は本発明の一実施例におけるＳＬＩ対応マルチ・
マイクロ・プロセッサシステムの構成を表わしたもので
ある。このシステムでは、リング方式のプロセッサ間接
続機構１１に、それぞれマイクロプロセッサから構成さ
れる複数のサービス・ロジック・インタープリタ１２．
〜１２ｈと、全体のオペレーション・マネージメントを
担当するオペレーション・マネージメント装置１３と、
基本エレメントとしてのファンクショナル・コンポーネ
ント（ＦＣ）を格納した共用メモリ１４と、各サービス
のパラメータとしてそれぞれのサービス・ロジック・イ
ンタープリタ１２．〜１２９からアクセスされるネット
ワーク情報データベース（ＮＩＤ）１５および通信用の
インターフェイス部１６が接続されている。各サービス
・ロジック・インタープリタ１２１〜１２イに接続され
たメモリ１７．〜１７． には、それぞれのサービス・
ロジック・インタープリタ１２．−１２．の配下の全サ
ービス・ロジック・プログラム（ＳＬＰ）が格納されて
いる。これらサービス・ロジック・プログラムは、該当
のマイクロプロセッサ（サービス・ロジック・インター
プリタ）を経由してアクセスされる。
マイクロ・プロセッサシステムの構成を表わしたもので
ある。このシステムでは、リング方式のプロセッサ間接
続機構１１に、それぞれマイクロプロセッサから構成さ
れる複数のサービス・ロジック・インタープリタ１２．
〜１２ｈと、全体のオペレーション・マネージメントを
担当するオペレーション・マネージメント装置１３と、
基本エレメントとしてのファンクショナル・コンポーネ
ント（ＦＣ）を格納した共用メモリ１４と、各サービス
のパラメータとしてそれぞれのサービス・ロジック・イ
ンタープリタ１２．〜１２９からアクセスされるネット
ワーク情報データベース（ＮＩＤ）１５および通信用の
インターフェイス部１６が接続されている。各サービス
・ロジック・インタープリタ１２１〜１２イに接続され
たメモリ１７．〜１７． には、それぞれのサービス・
ロジック・インタープリタ１２．−１２．の配下の全サ
ービス・ロジック・プログラム（ＳＬＰ）が格納されて
いる。これらサービス・ロジック・プログラムは、該当
のマイクロプロセッサ（サービス・ロジック・インター
プリタ）を経由してアクセスされる。
このシステムで、オペレーション・マネージメント装置
１３は前記したように全体のオペレーション・マネージ
メントを担当し、ファンクショナル・コンポーネントや
ネットワーク情報データベースの更新を行ったり、それ
ぞれのサービス・ロジック・インタープリタ１２．〜１
２ｈ配下のサービス・ロジック・プログラムの更新やサ
ービス・ロジック・インタープリタの追加等を行う。
１３は前記したように全体のオペレーション・マネージ
メントを担当し、ファンクショナル・コンポーネントや
ネットワーク情報データベースの更新を行ったり、それ
ぞれのサービス・ロジック・インタープリタ１２．〜１
２ｈ配下のサービス・ロジック・プログラムの更新やサ
ービス・ロジック・インタープリタの追加等を行う。
インターフェイス部１６は、第１図に示したこのシステ
ムがサービス・コントロール・ポイントに適用された場
合には、サービス・スイッチング・ポイントとのインタ
ーフェイス部となる。このインターフェイス部１６は、
サービス・スイッチング・ポイントからの翻訳要求を分
析し、該当するサービス・ロジック・・インタープリタ
１２．（ただし、Ｘはｎ以下の任意の正の整数）へ制御
を渡すようになっている。
ムがサービス・コントロール・ポイントに適用された場
合には、サービス・スイッチング・ポイントとのインタ
ーフェイス部となる。このインターフェイス部１６は、
サービス・スイッチング・ポイントからの翻訳要求を分
析し、該当するサービス・ロジック・・インタープリタ
１２．（ただし、Ｘはｎ以下の任意の正の整数）へ制御
を渡すようになっている。
このＳＬＩ対応マルチ・マイクロ・プロセッサシステム
では、互いに影響されたくないサービス群の数だけサー
ビス・ロジック・インタープリタ１２、〜１２．を設け
ており、これらにマイクロプロセッサが割り当てられて
いる。このため、サービス・ロジック・プログラムの変
更が生じても、他のサービス群のサービス・ロジック・
インタープリタ１２にアクセス影響を与えることがない
。同様に、サービス・ロジック・プログラムを新たに追
加する場合にも、影響を生じさせないサービス群にこれ
を割り振る等により不都合を回避することができる。
では、互いに影響されたくないサービス群の数だけサー
ビス・ロジック・インタープリタ１２、〜１２．を設け
ており、これらにマイクロプロセッサが割り当てられて
いる。このため、サービス・ロジック・プログラムの変
更が生じても、他のサービス群のサービス・ロジック・
インタープリタ１２にアクセス影響を与えることがない
。同様に、サービス・ロジック・プログラムを新たに追
加する場合にも、影響を生じさせないサービス群にこれ
を割り振る等により不都合を回避することができる。
なお、この第１図に示したシステムではプロセッサ間接
続機構１１としてリング方式を採用しているが、各プロ
セッサ間を接続する機構であればどのようなものでもよ
く、例えばバス方式の機構であってもよいし、マトリッ
クス方式の機構であっても構わない。
続機構１１としてリング方式を採用しているが、各プロ
セッサ間を接続する機構であればどのようなものでもよ
く、例えばバス方式の機構であってもよいし、マトリッ
クス方式の機構であっても構わない。
第２図は本発明の変形例におけるＳＬＩ対応マルチ・マ
イクロ・プロセッサシステムの構成を表わしたものであ
る。この例では、汎用コンピュータ２１がマイクロプロ
セッサ接続バス２２を介して各サービス・ロジック・イ
ンタープリタ１２゜〜１２．．に接続されている。これ
らのサービス・ロジック・インタープリタ１２．〜１２
．には、第１図に示すと同様にサービス・ロジック・プ
ログラムを格納したメモ！Ｊ １７．〜１７、が接続さ
れている。汎用コンピュータ２１には、それぞれのサー
ビス・ロジック・インタープリタ１２．〜１２、からア
クセスされるネットワーク情報データベース２３が接続
されている。
イクロ・プロセッサシステムの構成を表わしたものであ
る。この例では、汎用コンピュータ２１がマイクロプロ
セッサ接続バス２２を介して各サービス・ロジック・イ
ンタープリタ１２゜〜１２．．に接続されている。これ
らのサービス・ロジック・インタープリタ１２．〜１２
．には、第１図に示すと同様にサービス・ロジック・プ
ログラムを格納したメモ！Ｊ １７．〜１７、が接続さ
れている。汎用コンピュータ２１には、それぞれのサー
ビス・ロジック・インタープリタ１２．〜１２、からア
クセスされるネットワーク情報データベース２３が接続
されている。
この変形例では、先の実施例におけるオペレーション・
マネ゛−ジメント装置１３、共用メモリ１４、ネットワ
ーク情報データベース１５およびインターフェイス部１
６を汎用コンピュータ２１で実現している。したがって
、この変形例は大規模データベースが必要な場合に有効
となる。
マネ゛−ジメント装置１３、共用メモリ１４、ネットワ
ーク情報データベース１５およびインターフェイス部１
６を汎用コンピュータ２１で実現している。したがって
、この変形例は大規模データベースが必要な場合に有効
となる。
第３図は、本発明・で使用されるインテリジェント・ネ
ットワーク方式の論理構成要素と物理構成要素のマツピ
ング例を表わしたものである。
ットワーク方式の論理構成要素と物理構成要素のマツピ
ング例を表わしたものである。
この図で左側の一点鎖線３１内がサービス・スイッチン
グ・ポイントの一例を表わしたものであり、右側の一点
鎖線３２内がサービス・コントロール・ポイントの一例
を表わしたものである。
グ・ポイントの一例を表わしたものであり、右側の一点
鎖線３２内がサービス・コントロール・ポイントの一例
を表わしたものである。
トリガ・テーブル３３に接続されたバス等のプロセッサ
間接続機構３４には、サービス・スイッチング・ポイン
ト側に１つのサービス・ロジック・インタープリタ３５
が、またサービス・コントロール、・ポイント側には複
数のサービス・ロジック・インタープリタ３６．３７が
それぞれ接続されている。サービス・ロジック・インタ
ープリタ３５にはネットワーク情報データベース３８が
、またサービス・コントロール・ポイントのサービス・
ロジック・インタープリタ３６．３７には共通してアク
セスすることのできるネットワーク情報データベース３
９がそれぞれ接続されている。
間接続機構３４には、サービス・スイッチング・ポイン
ト側に１つのサービス・ロジック・インタープリタ３５
が、またサービス・コントロール、・ポイント側には複
数のサービス・ロジック・インタープリタ３６．３７が
それぞれ接続されている。サービス・ロジック・インタ
ープリタ３５にはネットワーク情報データベース３８が
、またサービス・コントロール・ポイントのサービス・
ロジック・インタープリタ３６．３７には共通してアク
セスすることのできるネットワーク情報データベース３
９がそれぞれ接続されている。
また、サービス・ロジック・インタープリタ３５〜３７
はそれぞれ専用にアクセスするためのメモリ４１〜４３
を配置している。これらのメモリ４１〜４３の１または
複数にサービス・ロジック・プログラム４４．４５が格
納されている。各メモリ４１〜４３は、共通して、エレ
メンタリ・ファンクション（ＥＦ）を接続した構成とな
っている。
はそれぞれ専用にアクセスするためのメモリ４１〜４３
を配置している。これらのメモリ４１〜４３の１または
複数にサービス・ロジック・プログラム４４．４５が格
納されている。各メモリ４１〜４３は、共通して、エレ
メンタリ・ファンクション（ＥＦ）を接続した構成とな
っている。
以上詳細に説明したように、本発明によれば互いに影響
を受けないような単位でサービス・ロジック・プログラ
ムを分離し、その単位のサービス・ロジック・プログラ
ム群を１つのマイクロプロセッサから専用にアクセスさ
れるメモリ中に格納した。したがって、これらのマイク
ロプロセッサをサービス・ロジック・インタープリタと
して働カセるＳＬＩ対応マルチ・マイクロ・プロセッサ
システムとすることによって、これらサービス・ロジッ
ク・インタープリタを動作面で完全に独立させることが
でき、任意のサービス・ロジック・プログラムの修正や
追加を行っても他のサービス・ロジック・プログラムに
悪影響を与えることを防止することがで・きるという効
果がある。
を受けないような単位でサービス・ロジック・プログラ
ムを分離し、その単位のサービス・ロジック・プログラ
ム群を１つのマイクロプロセッサから専用にアクセスさ
れるメモリ中に格納した。したがって、これらのマイク
ロプロセッサをサービス・ロジック・インタープリタと
して働カセるＳＬＩ対応マルチ・マイクロ・プロセッサ
システムとすることによって、これらサービス・ロジッ
ク・インタープリタを動作面で完全に独立させることが
でき、任意のサービス・ロジック・プログラムの修正や
追加を行っても他のサービス・ロジック・プログラムに
悪影響を与えることを防止することがで・きるという効
果がある。
第１図は本発明の一実施例におけるＳＬＩ対応マルチ・
マイクロ・プロセッサシステムのシステム構成図、第２
図はこの変形例を示すシステム構成図、第３図は本発明
の実施例で使用されるインテリジェント・ネットワーク
方式における論理構成要素と物理構成要素のマツピング
例を表わした説明図である。 １２ｔ 〜１２ｈ、３５〜３７・・・・・・サービス・
ロジック・インタープリタ（ＳＬＩ）、 １５・・・・・・ネットワーク情報データベース、１７
、〜１７１・・・・・・（サービス・ロジック・プログ
ラムを格納した）メモリ、 ３１・・・・・・サービス・スイッチング・ポイント（
Ｓ Ｓ Ｐ）、 ３２・・・・・・サービス・コントロール・ポイント（
ＳＣＰ）、 ４４、 ５・・・・・・サービス ロジック ・プログラ ム （ＳＬＰ）
マイクロ・プロセッサシステムのシステム構成図、第２
図はこの変形例を示すシステム構成図、第３図は本発明
の実施例で使用されるインテリジェント・ネットワーク
方式における論理構成要素と物理構成要素のマツピング
例を表わした説明図である。 １２ｔ 〜１２ｈ、３５〜３７・・・・・・サービス・
ロジック・インタープリタ（ＳＬＩ）、 １５・・・・・・ネットワーク情報データベース、１７
、〜１７１・・・・・・（サービス・ロジック・プログ
ラムを格納した）メモリ、 ３１・・・・・・サービス・スイッチング・ポイント（
Ｓ Ｓ Ｐ）、 ３２・・・・・・サービス・コントロール・ポイント（
ＳＣＰ）、 ４４、 ５・・・・・・サービス ロジック ・プログラ ム （ＳＬＰ）
Claims (1)
- 【特許請求の範囲】 それぞれ独立したマイクロプロセッサから構成され互い
に影響されたくないサービス群ごとに用意された複数の
サービス・ロジック・インタープリタと、 これらのサービス・ロジック・インタープリタにそれぞ
れ専用に配置され、対応するサービス群のサービス・ロ
ジック・プログラムを格納したメモリと、 これらサービス・ロジック・プログラムを翻訳するパラ
メータを格納し、該当するサービス・ロジック・インタ
ープリタのみを介してアクセスされるネットワーク情報
データベース とを具備することを特徴とするＳＬＩ対応マルチ・マイ
クロ・プロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21742789A JPH0381860A (ja) | 1989-08-25 | 1989-08-25 | Ｓｌｉ対応マルチ・マイクロ・プロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21742789A JPH0381860A (ja) | 1989-08-25 | 1989-08-25 | Ｓｌｉ対応マルチ・マイクロ・プロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0381860A true JPH0381860A (ja) | 1991-04-08 |
Family
ID=16704044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21742789A Pending JPH0381860A (ja) | 1989-08-25 | 1989-08-25 | Ｓｌｉ対応マルチ・マイクロ・プロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0381860A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8118935B2 (en) | 2001-12-03 | 2012-02-21 | Ulvac, Inc. | Mixing box, and apparatus and method for producing films |
-
1989
- 1989-08-25 JP JP21742789A patent/JPH0381860A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8118935B2 (en) | 2001-12-03 | 2012-02-21 | Ulvac, Inc. | Mixing box, and apparatus and method for producing films |
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