JPH038143B2

JPH038143B2 -

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Publication number: JPH038143B2
Application number: JP57104657A
Authority: JP
Inventors: Rezurii Beru Jon
Original assignee: Unisys Corp
Current assignee: Unisys Corp
Priority date: 1981-08-17
Filing date: 1982-06-16
Publication date: 1991-02-05
Also published as: EP0072613A2; DE3276396D1; JPS5831636A; EP0072613B1; EP0072613A3

Description

【発明の詳細な説明】この発明は、複数の装置が時分割された態様で
メツセージを送る時分割されたデータバスを有す
るデータ処理システムに関し、かつより特定的に
は、その装置のいくつかが同時にバスを用いるこ
とを要求するとき、そのバスが時分割されるシー
ケンスを解決するための制御回路に関する。

この発明を考察するために、第１図および第２
Ａ図ないし第２Ｃ図を参照し、そこには先行技術
の時分割されたデータバスを組入れた１つのデー
タ処理システムとその動作が示される。第１図の
システムにおいて、（装置１Ａないし装置NAと
示された）第１の複数のＮ個装置が、（バスＡと
示された）第１の時分割されたデータバスに接続
し、かつ（装置１Ｂないし装置MBと示された）
第２の複数のＭ個の装置が、（バスＢと示された）
第２の時分割されたデータバスに接続する。

これらの装置は、時分割された態様で接続され
たそれぞれのバスを介して相互にメツセージを送
る。また、バスＢ上の番目の装置（装置IB）
は、バスＡおよびバスＢの両方に接続し、かつそ
れは、バスＡ上の装置からメツセージを受けかつ
バスＢ上の装置にこれらのメツセージを送るよう
に動作する。

第１図におけるこの装置の各々の正確な構成
は、この発明には重要ではないことを指摘する。
すなわち、第１図における装置は、たとえばテー
プおよびデイスクならびにカード読取機およびプ
リンタのように、広範囲で多種なデータプロセサ
および周辺装置の任意の組合せであつてよい。し
かしながら、この発明に関して重要なことは、そ
の装置がそれらそれぞれのバスへのアクセスを与
えられる態様であり、かついくつかの装置が同時
に１つのバスを用いることを要求するときどのよ
うにその衝突を解決するかということである。

先行技術において、このバスの衝突の問題は、
第１図において示されるような各バスに加えてバ
ス制御器（BUS CNT′L）を設けることにより
しばしば処理された。各装置は、送信権要求信号
をそのバス制御器に送ることによりバスを用いる
ことを要求し、かつそのバス制御器は順次、その
バスがその使用のために利用できるということを
示す信号をそれらの要求中の装置のうちの１つに
送り戻した。その１つの装置を選択するために、
そのバス上のそのすべての装置は、（たとえば、
装置１Ａが、最も高い優先権を有し、かつ装置２
Ａが次に高い優先権を有し、等々のような）予め
割当てられた優先権で要求する。そして、そのバ
ス制御器は、最も高い優先権で要求する１つの装
置にバスを与える。

第２Ａ図は、上述したバス制御器の動作のシー
ケンスを示す。その図は、水平軸上に“時間”を
とり、一方の垂直軸上に“要求中の装置”をと
り、かつ他方の垂直軸上に“バスが与えられた装
置”をとる２つのグラフを含む。また、その水平
軸上の時間は、CY1，CY2，…などと表示された
周期に分割される。

周期１の間に、装置１，２およびＮは、同じバ
ス（たとえば、バスＡ）を要求しているように示
される。この要求中の装置のうちで、装置１は、
最も高い優先権を有しており、そのため周期２の
間にそれにはバスが与えられる。それから、周期
２の間に、装置２およびＮは再び、そのバスを要
求する。装置２およびＮの間には、装置２が最も
高い優先権を有しており、そのためそれは、周期
３の間にそのバスの使用を認められる。それか
ら、周期３の間に、装置４および７は、前もつて
要求中の装置Ｎとともにそのバスを要求し始め
る。装置４は、前の周期３の間に最も高い要求中
の装置であるから、周期４の間にバスが与えられ
る。装置７は、それが前の周期４の間に最も高い
優先権の要求中の装置であるから、周期５の間に
バスを与えられる。

この第２Ａ図のシーケンスから、最も低い優先
権の装置Ｎは、バスを要求し続けるが、しかしそ
れは決してバスを使用することができないという
ことがわかるであろう。これは、より高い優先権
の装置が、同時にバスを求めているからである。
結果的に、装置Ｎは、無期限の時間期間の間、バ
スを用いることができなく、それは結局、その装
置におけるデータバツフアを“オーバフロー”お
よび／または“アンダーフロー”するようにす
る。

この“用いることができない”という問題は、
バスの使用を同時に要求する装置のすべての“ス
ナツプシヨツト”をとり、かつその後送信権要求
がスナツプシヨツトにあるこれらの装置にバスの
使用を許可するようにバス制御器を修正すること
によつて先行技術において解決されてきた。たと
えば、５つの異なる装置が、１つのサイクルの間
に、バスの使用を同時に要求したと仮定する。こ
の場合、そのバス制御器は、これら５個の装置に
次の５つの周期を割当てるであろうし、もしこれ
らの５つの周期の間に別の装置がバスを要求した
ならば、それらは無視されるであろう。それか
ら、その５つの周期が過ぎ去つた後、バス制御器
は、新しいスナツプシヨツトをとり、かつその処
理は繰返されるであろう。

この“スナツプシヨツト”機構は、上述の第２
Ａ図の“用いることができない”という問題を解
決するが、しかしそれはまた、第２Ｂ図および第
２Ｃ図において説明される新しい２つの問題を生
ずる。第２Ｂ図は、低い優先権の装置が、もはや
バスを無期限に用いることができない一方で、そ
れはなお、２（Ｎ−１）サイクルほどの間バスか
ら一時的に“ロツクアウト”され得るということ
を示す。さらに、第２Ｃ図は、バス上の最も高い
優先権の装置でさえも、（Ｎ−１）サイクルほど
の間そのバスから今ロツクアウトされ得るという
ことを示す。結果的に、オーバフローおよびアン
ダーフローは、低い優先権および高い優先権の装
置が、これらのロツクアウトされた周期の間にこ
れらの動作を続けるのに充分なバツフアリングを
含んでいないならば、それらの両方において生ず
るであろう。

今、第２Ｂ図のシーケンスを詳細に考察する。
このシーケンスにおいて、装置Ｎ以外のすべての
装置が、周期１の間にバスの使用を要求し、かつ
これらの要求中の装置のスナツプシヨツトがとら
れる。それから周期２において、装置Ｎは、バス
の使用を望むが、しかしその送信権要求は、前の
スナツプシヨツトのために（丸で囲まれたＮによ
り示されるように）バス制御器により無視され
る。すなわち、周期２，３，…Ｎは、周期１の間
にバスの使用を要求したこれらのＮ−１個の装置
に既に割当てられている。

その後、周期Ｎの間に、新しいスナツプシヨツ
トがとられる。このとき、装置Ｎに加えてその装
置のすべてが、バスの使用を要求していると仮定
する。そのとき、周期Ｎ＋１ないし2Nは、第２
のスナツプシヨツトにおけるそれらの送信権要求
を有する装置に割当てられるであろう。そして、
装置Ｎは、それが最も低い優先権を有しているの
で、周期2Nが割当てられるであろう。このよう
に、合計２（Ｎ−１）周期は、装置Ｎが最初にバ
スの使用を望んだときと、それが実際にバスの使
用を得たときとの間に生ずる。

次に、最も高い優先権の装置１のための最も大
きなロツクアウトシーケンスである第２Ｃ図のシ
ーケンスを詳細に考察する。そこでは、装置１以
外のすべての装置が、第１の周期の間にバスの使
用を要求し、かつこれらのビツトのスナツプシヨ
ツトが、バス制御器によりとられる。それから、
周期２の間に、装置１は、バスの使用を望むが、
しかし周期２ないしＮは、前のスナツプシヨツト
において記憶された送信権要求のこれらの装置に
既に割当てられているので不可能である。これに
続いて、周期Ｎの間に、新しいスナツプシヨツト
がとられ、かつ最も高い優先権の装置である装置
１は、次の周期でそのバスを与えられるであろ
う。しかし、合計（Ｎ−１）周期が、装置１が最
初にバスを得ようと望んだときとそれが実際にバ
スを得たときとの間に生ずる。

第２Ａ図、第２Ｂ図および第２Ｃ図とともに上
述したこれらの問題は、第１図のデユアルバスシ
ステムと同様にシングルバスシステムにおいても
生ずる。しかし、デユアルバスシステムにおいて
は、それらは、さらに別の問題をも引起こす。こ
のデユアルバスの問題を理解するために、バスＡ
上の装置が、装置IBを介してバスＢ上の別の装
置にメツセージを送る場合を考察する。その別の
装置のすべてにおけるロツクアウト時間を最小化
するためにどんな優先権の装置IBがバスＢ上に
与えられるべきであるかに関する問題が生ずる。

たとえば、装置IBがバスＢに関して最も高い
優先権が与えられると仮定する。この場合、バス
Ａに関する高い優先権の装置からのメツセージ
が、バスＢに関するそれらの高い優先権を保持す
るであろうし、かつそのためバスＡに関する最も
高い優先権の装置におけるオーバフロー／アンダ
ーフローが最小化されるであろう。しかしなが
ら、もしバスＡに関するいくつかの低い優先権の
装置はまた、装置IBを介してバスＢ上の別の装
置にメツセージを送るならば、これらの低い優先
権の装置からのメツセージはまた、バスＢ上の装
置からのすべてのメツセージ以上の優先権が与え
れるであろう。そのため、バスＢに関す高い優先
権の装置におけオーバフロー／アンダーフロー
は、バスＢに関する高い優先権の装置が、それが
バスに与えられる前にバスＡに関する低い優先権
の装置のすべてに対して要求しなければならない
ので、増加するであろう。

逆に、装置IBが、バスＢに関する低い優先権
を割当てられていると仮定する。この場合、装置
IBを介してバスＢ上の別の装置に進むバスＡに
関する低い優先権の装置からのメツセージが、そ
れらの低い優先権を保持するであろう。そのた
め、バスＢに関する高い優先権の装置のオーバフ
ロー／アンダーフローに対する機会は、最小化さ
れるであろう。しかしながら、装置IBを介して
バスＢ上の装置に進むバスＡに関する高い優先権
の装置からのメツセージもまた、バスＢに関して
低い優先権を与えられるであろう。そのため、バ
スＡに関する高い優先権の装置において生ずるオ
ーバフロー／アンダーフローの機会は、非常に増
加するであろう。

したがつて、この発明の目的は、バスの使用を
要求するシーケンスを制御するための回路が、時
分割されたバス上の装置に組込まれた、改良され
たデータ処理システムを提供することである。

この発明の別の目的は、時分割されたデータバ
ス上において従来得られなかつた態様でバスの使
用を要求する装置を含む、改良されたデータ処理
システムを提供することである。

この発明の別の目的は、時分割されたバスに結
合された複数の装置を備え、バス上のそれぞれの
装置ごとの最大のロツクアウト時間（バスの使用
から締め出される時間）が、先行技術において得
られたロツクアウト時間よりも小さいような、改
良されたデータ処理システムを提供することであ
る。

この発明のさらに別の目的は、それぞれ複数の
装置が結合される第１および第２のバスを備え、
１つの装置が第１のバスからメツセージを受けか
つ第２のバスへそれらを転送するように結合さ
れ、その複数の装置の最大のツクアウト時間が先
行技術以上に減少する、改良されたデユアルバス
システムを提供することである。

上記の目的を達成するために、この発明に係る
データ処理システムは、次のように構成される。
このデータ処理システムは、時分割されたデータ
バスを介してメツセージを送るための少なくとも
３つの装置を含み、装置の各々は、バスの使用の
ために優先権が与えられた送信権要求を発生する
手段をそれぞれ含み、最も高い優先権を有する送
信権要求がバスの使用を与えられる。装置の各々
は、それ自身の個々の制御回路手段をさらに含
む。

制御回路手段は、当該制御回路手段が組込まれ
た装置がバスの使用を与えられた後、バスの使用
を要求してそれを得られなかつたいずれかの他の
装置が引続いて再び要求しかつそれを得るまで、
当該制御回路手段が組込まれた装置からのさらに
他の送信権要求をすべて停止する。

この発明に係るデータ処理システムによれば、
時分割されたバス上の装置が、固定された優先権
でバスの使用を要求する。そして、もしその装置
からの送信権要求が最も高い優先権の送信権要求
であれば、その装置は、そのとき行なわれている
他のすべての送信権要求を記憶する。すなわち、
そのとき行なわれている、より低い優先権の送信
権要求を記憶する。その装置は、記憶した送信権
要求の各々が、その後最も高い優先権の送信権要
求となるまで、それ自身が再びバスの使用を要求
することを禁止する。すなわち、その装置は、同
時にバスの使用を要求したが使用を許可されなか
つた低い優先権の装置がその後再びバスの使用を
要求して使用を許可されるまで、再びバスの使用
を要求することができない。

この発明に従つて構成された送信権要求制御回
路の１つの好ましい実施例が詳細に示される第３
図を今参照する。この送信権要求制御回路は、第
１図の時分割されたバス上の各およびそれぞれの
装置内へ組入れられ、かつ第１図のバス制御器
は、除去されている。

各装置において第３図の回路が行なうことは、
どの装置が最も高い優先権の送信権要求をしてい
るかを判断するために時分割されたバス上の装置
のすべてからの送信権要求をモニタすることであ
る。そのバスに対する最も高い優先権の送信権要
求をしている特定の装置における送信権要求制御
回路は、負けている送信権要求の“スナツプシヨ
ツト”をとる。ここで、“スナツプシヨツト”と
は、同時に行なわれている送信権要求を記憶する
ことである。すなわち、特定の装置がバスの使用
を要求しかつ他の装置に勝つたとき、その特定の
装置は、他の装置がバスの使用を要求しかつ負け
たことを記憶する。“負けた”とは、優先権が他
の装置よりも低いためにバスの使用が許可されな
いことを意味し、“勝つた”とは、他の装置より
も優先権が高いためにバスの使用が許可されるこ
とを意味する。スナツプシヨツトは、そのバス上
の他の装置のいずれにおいても送信権要求制御回
路によりその周期の間とられることはない。その
後、送信権要求が、そのスナツプシヨツトにおけ
る装置のすべてがそのバスの使用を許されるま
で、要求しかつ勝つたその１つの装置から禁止さ
れる。

言い換えれば、多数の送信権要求者があるバス
に関する各周期の間に、これらの装置の１つが、
他の送信権要求者のそれ自身のスナツプシヨツト
をとる。スナツプシヨツトがとられる装置は、最
も高い優先権の送信権要求を有する装置である。
このように、１つの装置が一般に最も高い優先権
の送信権要求者であるときにその装置によりとら
れるスナツプシヨツトは、全体として、別の装置
が最も高い優先権の送信権要求者であるときその
別の装置によりとられるスナツプシヨツトとは異
なる。

この機構により、１つのバス上のＮ個の装置を
有するシステム上の最も低い優先権の装置のため
の最も長いロツクアウト時間は、２（Ｎ−１）周
期とは対向してＮ周期である。また、そのシステ
ム上の任意の装置のための最も長いロツクアウト
時間は、Ｎ周期よりも長くはない。さらに、この
発明を組入れたデユアルバスシステムにおいて、
他方のバスに関する低い優先権を有する装置を介
してその他方のバスにメツセージを送る一方のバ
スに関する高い優先権の装置の最大ロツクアウト
時間は、２（Ｎ−１）周期からＮ周期へと減じら
れる。

第３図の送信権要求制御回路の詳細を今考察す
ると、ここに示される論理のすべてが以下のよう
に示される。参照番号１０−２ないし１０−Ｎ
は、複数のＮ−１個のＤタイプのトリガ可能フリ
ツプフロツプを示す。参照番号１１−２ないし１
１−Ｎは、合計Ｎ−１個の３入力ANDゲートを
示す。そして、参照番号１２−２ないし１２−Ｎ
は、合計Ｎ−１個の２入力ORゲートを示す。一
般に、これらの論理コンポーネントは、送信権要
求制御回路が組入れられる特定の装置よりも低い
優先権で要求する別の装置からの送信権要求のす
べてを記憶する手段として作動する。

合計Ｎ−１個の２入力ORゲートは、第３図の
回路にも含まれる。これらのORゲートの２つ
は、参照番号２０−２および２０−３により示さ
れ、一方他のものは、一連の点々によつて示され
る。一般に、ANDゲート２１と協働するこれら
のORゲートは、この送信権要求制御論理が組入
れられる特定の装置からの送信権要求が、形成さ
れた最も高い優先権の送信権要求かどうかを判断
する手段として作動する。

第３図の送信権要求制御回路にはさらに、単一
のトリガ可能セツトリセツトフリツプフロツプ３
０と２入力ANDゲート３１とインバータ３２と
ORゲート３３とが含まれる。一般に、これらの
コンポーネントは、記憶されたビツトを有するこ
れらの装置のすべてが、記憶動作に引続いてその
バスの使用を得るまで、送信権要求制御論理が組
入れられる装置からの将来の送信権要求を禁止す
る手段を与える。

また、第３図の回路は、３入力ANDゲート４
０とバスドライバ４１と複数の選択可能な導線４
２−１ないし４２−Ｎとを含む。導線４２−１
は、もし送信権要求制御論理がそのシステム上の
最も高い優先権の装置内へ組入れられるべきであ
る場合にのみ取付けられ、導線４２−２は、送信
権要求制御論理がそのシステム上の２番目に高い
優先権の装置内へ組入れられるべきである場合に
のみ取付けられ、以下同様である。ドライバ４１
の出力上の選択可能な導線は、特定の装置が要求
するときの優先権を定め、かつゲート２１の入力
上の選択可能な導線は、より高い優先権の送信権
要求を有する装置を識別する。

２つの別の論理ゲート５０および５１もまた、
第３図の回路にある。ゲート５０は、バスから入
来するタイミング信号クロツクと送信権要求周期
信号BIDCYとをAND処理し、かつそのゲートか
らの出力信号は、その立下がり端縁でフリツプフ
ロツプのすべてをトリガする。この立下がり端縁
は、１つの送信権要求周期の終りを示し、かつ新
しい周期の始まりを示す。インバータ５１は、バ
スからの開始信号INITをバツフアし、それは、
信号INITが真であるとフリツプフロツプ１０−
２ないし１０−Ｎのすべてをクリアしかつフリツ
プフロツプ３０をセツトする。

今、上述した第３図の論理のシーケンシヤル動
作を詳細に考察する。このタイミング図におい
て、信号BIDCYが常に真であり、かつしたがつ
てそれは今示されていないと仮定する。言い換え
れば、別々の送信権要求ラインおよびデータライ
ンが、存在し、そのためそのバスの送信権要求が
が各周期の間に生ずるものと仮定する。しかしな
がら、代わりに送信権要求ラインおよびデータラ
インは、時分割されてもよく、その場合、第４図
に示される送信権要求周期は、間隔が隔てられか
つデータ周期でインターリーブされ、さらに信号
BIDCYは、その送信権要求周期の間にのみ真で
あろう。

また、第４図のタイミング図において、合計し
て６個の装置が、そのバスを時分割しているもの
と仮定する。このように、送信権要求信号は、
BID１，BID２，…BID６であり、かつフリツプ
フロツプ１０−２ないし１０−Ｎの信号は、２
LOST，３LOST，…６LOSTである。これらの
後者の信号は３つの別の信号−YOU WIN，
SOMEONE LOSESおよびENBID−とともに、
それらが装置３において生ずるように示され、そ
の装置は、第３に高い優先権を有する。

周期１の間に、装置１，２および３のすべて
は、バスを要求する。これは、それらが、AND
ゲート４０上の信号NEEDBUSを真にすること
によつてなされる。ANDゲート４０への他の２
つの入力もまた真であり、そのためそのゲートの
出力により、ドライバ４１がBID信号を送るよう
にされる。最も高い優先権を有する装置１は、そ
の送信権要求を勝ち取り、かつ周期２の間にバス
が与えられる。装置２および３の両方は、それら
の周期１のバスの送信権要求を満たされず、かつ
これは、周期２の間でハイであ信号２LOSTおよ
び３LOSTにより示される。

また周期２の間に、装置２および３は再び、装
置５とともにバスの使用を要求する。これらの装
置のうちで、装置２が、最も高い優先権を有して
おり、かつそのためそれは、周期３の間にバスを
与えらられる。したがつて、信号３LOSTおよび
５LOSTは、周期３の間に真に進み、これらの装
置、周期２の間にそれらの送信権要求を満たされ
なかつたことを示す。

周期３の間に、装置３および５は再び、装置４
とともにバスを要求する。これらのうちで、装置
３が最も高い優先権を有しており、かつそのため
装置３における信号YOU WINがハイに進む。
また、装置４および５は、周期３の間にバスの使
用を要求しているから、信号SOMEONE
LOSESは、そのサイクルではハイである。周期
３の間のYOU WINおよびSOMEONE LOSES
のこの同時発生により、周期４の最初において、
フリツプフロツプ３０がリセツトされる（すなわ
ち、信号ENBIDがローに進む）。

周期ENBIDがローであると、複数のフリツプ
フロツプ１０−２ないし１０−Ｎは、セツトする
ことができないがリセツトすることができる。こ
のことは、装置３がバスを要求してかつ勝つたと
き、その周期の終りにおいて装置３におけるこら
のフリツプフロツプにより、負けている送信権要
求者のスナツプシヨツトが、取られることを意味
する。装置３における信号ENBIDがローである
限りは、その装置からのすべての他の送信権要求
は、ANDゲート４０により禁止される。

周期４の間に、装置４および５は再び、バスを
要求し、かつ装置４は、それが最も高い優先権を
有しているので勝つ。そのため、周期５の間に、
装置４は、バスが与えられ、かつ信号４LOST
が、ローに進む。

周期５の間に、装置１および６は、前から要求
していた装置５とともにバスを要求し始める。装
置１は、最も高い優先権を有しており、そのため
それは、周期６の間にバスが与えられる。装置１
は、装置３における周期４の最初においてとられ
たスナツプシヨツトによりバスを用いることから
ロツクアウトされなかつたことに注目したい。周
期６の間に装置３は、装置６がその周期を要求し
かつ負けたということを認識しないことも注目し
たい。これは、装置３が予め、周期４の最初にお
いてそのスナツプシヨツトをとり、かつそのスナ
ツプシヨツトにおける装置のすべてが、バスの使
用をまだ与えられていなかつたからである。

周期６の間に、装置５および６は再び、バスを
要求する。装置５が勝ち、かつそれは、装置３に
おける負けたフリツプフロツプ１０−２ないし１
０−Ｎに記憶されたその送信権要求を有する最後
の装置である。そのため、装置３における信号
SOMEONE LOSESは、ローに進み、前のスナ
ツプシヨツトにおける装置のすべてが、バスの使
用を引続いて与えられたことを示す。周期７の最
初におけるこのローに応答して、信号ENBIDは
ハイに進む（すなわち、フリツプフロツプ３０が
セツトする）。

信号BNBIDがハイであると、装置３は、バス
を再び要求することを可能にされ、それは、周期
７の間に行なう。この送信権要求は、形成される
最も高い優先権の送信権要求であるので、装置３
は、周期８の間にバスを与えられる。また、周期
７の間の信号YOU WINおよびSOMEONE
LOSESの同時発生により、周期８の最初におい
て、フリツプフロツプ３０がリセツトされる（す
なわち、信号ENBIDがローに進む）。このよう
に、新しいスナツプシヨツトが、とられ、装置６
は、送信権要求を有しており装置３が勝つたとき
に負けたものとして認識される。これは、信号６
LOSTが、周期８の最初においてハイに進むこと
により示される。

周期８の間に、装置６は再び、バスを要求し、
かつこのときそれは勝つ。これにより、信号
SOMEONE LOSESは、周期８の間にローに進
み、かつそれにより、信号ENBIDが、周期９の
最初においてハイに進む。ついには、周期９の間
に、装置６は、バスが与えられ、かつ第３図の論
理における信号のすべてが、第１の周期の最初に
おいてそれらが本来有していた同じ状態に戻る。

今第５Ａ図に戻ると、バス上の最も低い優先権
の装置の最大のロツクアウト時間は、それぞれが
第３図の優先権制御回路を組入れるＮ個の装置の
システムにおけるＮ周期であることを示す。この
ロツクアウト時間は、第２Ｂ図を参照して上述さ
れたが、先行技術においては２（Ｎ−１）周期で
ある。この最も悪い場合のロツクアウト時間は、
第１の周期の間に生じ、最も低い優先権の装置以
外のすべてが、バスの使用を要求し、それから第
２の周期の間に、その最も低い優先権の装置がバ
スを要求し、かつそれから第Ｎの周期の間に、装
置のすべてが再びバスを要求する。

このシーケンスは、第５Ａ図において示され
る。周期１の間に、最も低い優先権の装置以外の
装置のすべてが、バスを要求する。装置１は、最
も高い優先権を有しており、かつそのため、その
装置は、負けている送信権要求者のスナツプシヨ
ツトをとる。このスナツプシヨツトは、装置２な
いしＮ−１からなるように、第５Ａ図の周期１に
おいて示される。

それから周期２において、装置Ｎは、予め要求
している装置２ないしＮ−１とともに要求し始め
る。装置２は、最も高い優先権を有しており、か
つそのため装置２は、負けている装置のスナツプ
シヨツトをとる。このように、装置２は、装置３
ないしＮが要求しておりかつ負けたことを記憶す
る。

同様に、周期３において、装置３は、バスに対
する最も高い送信権要求者であり、かつそのた
め、それは、スナツプシヨツトをとりかつ装置４
ないしＮが要求していてかつ負けたことを記憶す
る。このシーケンスは、周期Ｎ−２において装置
Ｎ−１およびＮのみが送信権要求者として存続す
るまで、同様の態様で続く。装置Ｎ−１はその送
信権要求を勝ち取り、かつそれは周期Ｎの間にバ
スを与えられる。また、装置Ｎ−１は、装置１に
よりとられたスナツプシヨツトにおける最後の装
置であるので、装置１は、バスを再び要求するこ
とを今可能にされる。

このように、第５Ａ図の周期Ｎの間に、装置１
は、装置Ｎとともにバスを要求しているものとし
て示される。他の装置２ないしＮ−１のどれも
が、それらがそれらのスナツプシヨツトにおける
装置Ｎをなお有しているので、要求することを許
されない。装置１は、周期Ｎの間の最も高い優先
権の送信権要求を有しているので、そのためそれ
は新しいスナツプシヨツトをとり、かつ次の周期
においてバスが与えられる。

その時点、装置１ないしＮ−１のすべてが、そ
れらのスナツプシヨツトにおいて装置Ｎを有して
おり、かつそのため周期Ｎ＋１の間に、装置Ｎ
は、唯一の送信権要求中の装置である。このよう
に、それは、周期Ｎ＋２の間にバスが与えられ
る。第５Ａ図を考察すると、装置Ｎが、合計Ｎ周
期のみの間にバスからロツクオフされたことを示
す。

今、第２Ｃ図の先行技術のシーケンスに対応す
る第５Ｂ図のタイミング図を考察する。その後者
のシーケンスにより、最も高い優先権の装置が、
合計Ｎ−１周期の間バスからロツクオフされた。
これは、第１の周期の間に生じ、最も高い優先権
の装置以外の装置のすべてが、バスの使用を要求
し、かつそれから第２の周期の間に、最も高い優
先権の装置がバスを要求する。

第５Ｂ図の周期１において、最も高い優先権の
装置以外の装置のすべてが、バスを要求する。装
置２は、最も高い優先権の要求中の装置であるか
ら、かつそのため装置２は、負けている装置３な
いしＮのスナツプシヨツトをとる。しかし、この
スナツプシヨツトは、装置１が要求することを妨
げない。それはただ、装置２が、装置３ないしＮ
がバスを使用するまでバスを要求することを妨げ
るだけである。

このように、周期２の間に、装置１は、装置３
ないしＮとともにバスを自由に要求する。周期２
の間で最も高い優先権の送信権要求者である装置
１は、周期３の間でバスが与えられる。そのため
この場合、最も高い優先権の装置１は、ただ１周
期の間のみバスからロツクアウトされる。

装置１が周期３でバスを得た後、そのスナツプ
シヨツトは、装置３ないしＮが同時にバスを送信
権要求しかつ負けたことを示すであろう。そのた
め、装置１は合計Ｎ−３周期の間周期３の後バス
からロツクオフされるであろう。しかし、高い優
先権の装置に対するこの後のロツクアウト時間
は、他のより低い優先権のすべてに対するロツク
アウト時間を短くするために必要とされるまさに
そのものである。装置１がバスを得た後の装置１
に対するこのロツクアウト時間がとり得る最も長
い長さは、Ｎ−１周期であり、それは、すべての
装置同時にバスを要求したときに生ずる。

今、各装置が、第３図の回路を組入れ、かつ装
置IBが、バスＢに関する最も高い優先権を割当
てられる第１図における２バスシステムを考察す
る。この場合、バスＡに関する最も高い優先権の
装置が、装置IBを介してバスＢ上の別の装置に
メツセージを送ると、これらのメツセージの高い
優先権は、バスＢにおいても保持される。しか
し、さらに、装置IBを介してバスＢ上の他の装
置にメツセージを送るバスＡに関する低い優先権
の装置が、バスＢに関する高い優先権の装置のロ
ツクアウト時間を逆に影響しないであろう、なぜ
ならば、上述したように１つのバス上のＮ個の装
置のいずれに対しても（たとえば、バスＢに関す
る最も低い優先権の装置でさえも）ロツクアウト
時間は、決してＮ周期を越えないからである。

以上のようにこの発明によれば、バス上の最も
低い優先権の装置が他の優先権の高い装置によつ
てバスの使用からロツクアウトされる（締め出さ
れる）最大の時間が減少される。したがつて、そ
れらの装置内のデータバツフアが、入つてくるデ
ータでオーバフローすることまたは出て行くデー
タでアンダフローすることを回避することができ
る。

【図面の簡単な説明】

第１図は、この発明が、システム動作を改良す
るために組入れられることができる時分割された
データバス上の複数の装置を含む先行技術のシス
テムのブロツク図である。第２Ａ図ないし第２Ｃ
図は、第１図の先行技術のシステムに関連した問
題のいくつかを説明するタイミング図である。第
３図は、この発明に従つて構成される送信権要求
制御回路の１つの好ましい実施例の詳細な論理図
である。第４図は、第３図の送信権要求制御回路
内の多種の信号のシーケンスを説明するタイミン
グ図である。第５Ａ図および第５Ｂ図は、第２Ａ
図ないし第２Ｃ図において説明された先行技術の
問題を第３図の回路がどのように処理するかを説
明するタイミング図である。図において、１０はフリツプフロツプ、１１は
ANDゲート、１２はORゲート、２０はORゲー
ト、２１はANDゲート、３１はANDゲート、３
２はインバータ、３３はORゲート、３０はフリ
ツプフロツプ、４２は導線、５０はANDゲート、
５１はインバータを示す。

Claims

【特許請求の範囲】１時分割されたデータバスを介してメツセージ
を送るための少なくとも３つの装置を含むデータ
処理システムであつて、前記装置の各々は、前記バスの使用のために優
先権が与えられた送信権要求を発生する手段をそ
れぞれ含み、最も高い優先権を有する送信権要求
が前記バスの使用を与えられ、前記装置の各々は、それ自身の個々の制御回路
手段をさらに含み、前記制御回路手段は、当該制御回路手段が組込まれた装置が前記バス
の使用を与えられた後、前記バスの使用を要求し
てそれを得られなかつたいずれかの他の装置が引
続いて再び要求しかつそれを得るまで、当該制御
回路手段が組込まれた装置からのさらに他の送信
権要求をすべて停止する、データ処理システム。２前記制御回路手段は、当該制御回路手段が組込まれた装置からの送信
権要求が、そのとき行なわれている最も高い優先
権の送信権要求であるかどうかを判断する判断手
段、当該制御回路手段が組込まれた装置からの前記
送信権要求が、そのとき行なわれている最も高い
優先権の送信権要求であるという前記判断に基づ
いて、前記他の装置からの全ての送信権要求が記
憶する記憶手段、および記憶された前記送信権要求を有する前記他の装
置が前記記憶動作に引続いて前記バスの使用を要
求しかつそれを得るまで、当該制御回路手段が組
込まれた装置からの以後の送信権要求の全てを禁
止する禁止手段を備える、特許請求の範囲第１項
記載のデータ処理システム。３前記記憶手段は、前記他の装置からのそれぞれの送信権要求を記
憶する複数のフリツプフロツプ手段を備え、それぞれの送信権要求が、より高い優先権を有
する全ての送信権要求の論理ORと論理的にAND
処理される、特許請求の範囲第２項記載のデータ
処理システム。４前記禁止手段は、前記複数の装置が前記バス
を要求したとき、および当該制御回路手段が組込
まれた装置からの送信権要求が、そのとき行なわ
れている最も高い優先権の送信権要求であるとい
うことを前記判断手段が判断するとき、一方状態
に入り、さらに前記記憶手段により記憶された送
信権要求を有する前記他の装置の全てが、記憶動
作に引続き前記バスの使用を得るとき、逆の状態
に入るフリツプフロツプ手段を備える、特許請求
の範囲第２項記載のデータ処理システム。５時分割された第１のデータバスに結合されて
時分割された態様で前記第１のデータバスを介し
てメツセージを送る第１の複数の装置と、時分割
された第２のデータバスに結合されて時分割され
た態様で前記第２のデータバスを介してメツセー
ジを送る第２の複数の装置と、前記第１および第
２のデータバスの両方に結合されて、前記第１の
データバス上の前記装置からメツセージを受けか
つ前記第２のデータバス上の前記装置に前記受け
たメツセージを送る別の装置とを備え、前記第１および第２の複数の各装置ならびに前
記別の装置は、予め定められた優先権でメツセー
ジを送るそれぞれのバスの使用を要求する要求手
段を備え、各バス上の最も高い優先権の送信権要求者が使
用するためのバスを与えられ、前記別の装置は制御回路手段を備え、前記制御回路手段は、当該別の装置が前記第２
のデータバスの使用を与えられた後、前記別の装
置と同時に前記第２のデータバスの使用を要求し
たが前記別の装置に負けた前記第２の複数のいず
れかの装置が、引続いて前記第２のデータバスの
使用を再び要求しかつそれを得るまで、前記別の
装置からのさらに他の送信権要求の全てを停止す
るものである、デユアルバスシステム。