JPH0377577U - - Google Patents
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- JPH0377577U JPH0377577U JP13847789U JP13847789U JPH0377577U JP H0377577 U JPH0377577 U JP H0377577U JP 13847789 U JP13847789 U JP 13847789U JP 13847789 U JP13847789 U JP 13847789U JP H0377577 U JPH0377577 U JP H0377577U
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- terminal
- input
- circuit
- control circuit
- control
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- Pending
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- 238000010586 diagram Methods 0.000 description 4
Description
第1図はこの考案の一実施例を示すシリアルデ
イジタルテレメトリ回路のブロツク図、第2図は
第1図の内の一部分動作波形を示す図、第3図は
従来のシリアルデイジタルテレメトリ回路のブロ
ツク図、第4図は第3図の内の一部分動作波形を
示す図である。
図中、1……データ出力端子、2……データ入
力端子、3……シフトレジスタ、4……制御回路
A、5……第1の制御入力端子、6……第2の制
御信号入力端子、7……バツフア回路1、8……
バツフア回路2、9……第3の制御信号入力端子
、10……バツフア回路3、11……制御回路B
である。なお、図中同一符号は同一あるいは相当
部分を示す。
Fig. 1 is a block diagram of a serial digital telemetry circuit showing an embodiment of this invention, Fig. 2 is a diagram showing partial operating waveforms of Fig. 1, and Fig. 3 is a block diagram of a conventional serial digital telemetry circuit. , FIG. 4 is a diagram showing partial operation waveforms of FIG. 3. In the figure, 1...data output terminal, 2...data input terminal, 3...shift register, 4...control circuit A, 5...first control input terminal, 6...second control signal input terminal , 7... Buffer circuits 1, 8...
Buffer circuits 2, 9...Third control signal input terminal, 10...Buffer circuits 3, 11...Control circuit B
It is. Note that the same reference numerals in the figures indicate the same or corresponding parts.
Claims (1)
前記テレメトリデータを出力するデータ出力端子
、前記入力端子と出力端子との間に接続され、デ
ータの入出力を制御するシフトレジスタ、前記シ
フトレジスタを制御する2つの制御端子の内の第
1の制御端子に接続された制御回路A、前記制御
回路Aを制御するための2つの入力信号の内の第
1の入力信号を入力する入力端子、前記2つの入
力信号の内の第2の入力信号を入力する入力端子
、前記第1の入力信号を入力する入力端子と前記
制御回路Aとの間に接続されたバツフア回路1、
前記第2の入力信号を入力する入力端子と前記制
御回路Aとの間に接続されたバツフア回路2、前
記シフトレジスタを制御する2つの制御端子の内
の第2の制御端子と前記バツフア回路2との間に
制御回路Bを備えたことを特徴とするシリアルデ
イジタルテレメトリ回路。 Data input terminal for inputting telemetry data,
a data output terminal that outputs the telemetry data; a shift register that is connected between the input terminal and the output terminal and controls data input/output; and a first control terminal of the two control terminals that controls the shift register. a control circuit A connected to the terminal, an input terminal for inputting a first input signal of the two input signals for controlling the control circuit A, and a second input signal of the two input signals for controlling the control circuit A; an input terminal for inputting the first input signal; a buffer circuit 1 connected between the input terminal for inputting the first input signal and the control circuit A;
a buffer circuit 2 connected between an input terminal for inputting the second input signal and the control circuit A; a second control terminal of the two control terminals for controlling the shift register and the buffer circuit 2; A serial digital telemetry circuit comprising a control circuit B between the serial digital telemetry circuit and the control circuit B.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13847789U JPH0377577U (en) | 1989-11-29 | 1989-11-29 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13847789U JPH0377577U (en) | 1989-11-29 | 1989-11-29 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0377577U true JPH0377577U (en) | 1991-08-05 |
Family
ID=31685573
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13847789U Pending JPH0377577U (en) | 1989-11-29 | 1989-11-29 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0377577U (en) |
-
1989
- 1989-11-29 JP JP13847789U patent/JPH0377577U/ja active Pending
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