JPH0377533U - - Google Patents

Description

【図面の簡単な説明】

第１図は本考案の一実施例を示す回路図、第２
図は従来のＥＣＬ型のレベル制御回路を示す図、
第３図はそのタイミングチヤート、第４図は従来
のスライス型のレベル制御回路を示す図、第５図
はそのタイミングチヤート、第６図は従来の他の
スライス型のレベル制御回路を示す図、第７図は
そのタイミングチヤート、第８図は従来の更に他
のスライス型のレベル制御回路を示す図、第９図
はそのタイミングチヤートである。 １，２，３及び４……トランジスタ、５……コ
ンデンサ、６……入力端子、７……出力端子であ
る。

Claims (1)

1. 【実用新案登録請求の範囲】 同一導電形の第１、第２及び第３のトランジス
   タ並びにこれと異なる導電形の第４のトランジス
   タを備え、 上記第１及び第２のトランジスタの各エミツタ
   が互いに接続され、その接続点が負荷を通じて第
   １の基準電位点に接続され、上記第１、第２及び
   第３のトランジスタの各コレクタが第２の基準電
   位点に接続され、上記第４のトランジスタのコレ
   クタが上記第１の基準電位点に接続され、上記第
   ３及び第４のトランジスタの各エミツタが互いに
   接続されると共に、その接続点がコンデンサを通
   じて上記第１及び第２のトランジスタのエミツタ
   に接続され、 上記第１、第３及び第４のトラジスタのベース
   に共通に入力パルスが供給され、上記第２のトラ
   ンジスタのベースにスレツシユホールド電位が与
   えられ、上記第１及び第２のトランジスタのエミ
   ツタ接続点から出力パルスが得られるようにして
   成るレベル制御回路。