JPH0374973B2 - - Google Patents
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- JPH0374973B2 JPH0374973B2 JP59238900A JP23890084A JPH0374973B2 JP H0374973 B2 JPH0374973 B2 JP H0374973B2 JP 59238900 A JP59238900 A JP 59238900A JP 23890084 A JP23890084 A JP 23890084A JP H0374973 B2 JPH0374973 B2 JP H0374973B2
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- 230000005669 field effect Effects 0.000 claims description 13
- 239000004065 semiconductor Substances 0.000 claims description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 24
- 239000002131 composite material Substances 0.000 description 24
- 230000000903 blocking effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 3
- 239000000969 carrier Substances 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はバイポーラトランジスタと電界効果ト
ランジスタとの複合トランジスタを主体とする装
置に関する。
ランジスタとの複合トランジスタを主体とする装
置に関する。
以下各図の説明において同一の符号は同一又は
相当部分を示す。
相当部分を示す。
まず第２図、第３図に基づいて従来技術の問題
点を説明する。
点を説明する。
第２図はいわゆるカスコード（Cascode）接続
と呼ばれるこの種の複合トランジスタからなる回
路の例、第３図Ａは同じく他の回路の例、同図Ｂ
は同図Ａのツエナダイオードの特性の例を示す。
と呼ばれるこの種の複合トランジスタからなる回
路の例、第３図Ａは同じく他の回路の例、同図Ｂ
は同図Ａのツエナダイオードの特性の例を示す。
第２図においてＱ１は主となるバイポーラトラ
ンジスタ（以下主トランジスタとも呼ぶ）、Ｑ２
は電界効果トランジスタ（以下FETと呼ぶ）、
ZDはツエナダイオードである。
ンジスタ（以下主トランジスタとも呼ぶ）、Ｑ２
は電界効果トランジスタ（以下FETと呼ぶ）、
ZDはツエナダイオードである。
主トランジスタＱ１のコレクタＣ・エミツタＥ
とFET Ｑ２のドレインＤ・ソースＳとは、エミ
ツタＥとドレインＤにおいて直列に接続されて、
図外の負荷に供給される電流（便宜上コレクタ電
流と呼ぶ）Icを開閉する。なおトランジスタＱ１
とＱ２を合せ便宜上複合トランジスタと呼ぶ。ま
た主トランジスタＱ１のベースＢとFET Ｑ２の
ソースＳ間にはベースＢ側がカソード側となるよ
うにツエナダイオードZDが接続されている。
とFET Ｑ２のドレインＤ・ソースＳとは、エミ
ツタＥとドレインＤにおいて直列に接続されて、
図外の負荷に供給される電流（便宜上コレクタ電
流と呼ぶ）Icを開閉する。なおトランジスタＱ１
とＱ２を合せ便宜上複合トランジスタと呼ぶ。ま
た主トランジスタＱ１のベースＢとFET Ｑ２の
ソースＳ間にはベースＢ側がカソード側となるよ
うにツエナダイオードZDが接続されている。
FET Ｑ２のゲートＧ・ソースＳ間には図外の
駆動回路を介して、コレクタ電流Icのオン、オフ
を指令する開閉信号電圧eGが与えられ、また主ト
ランジスタＱ１のベースＢとFET Ｑ２のソース
Ｓ間に設けられたベース電源EBを介して、FET
Ｑ２のオンの際、前記ベースＢにはベース電流IB
が供給される。
駆動回路を介して、コレクタ電流Icのオン、オフ
を指令する開閉信号電圧eGが与えられ、また主ト
ランジスタＱ１のベースＢとFET Ｑ２のソース
Ｓ間に設けられたベース電源EBを介して、FET
Ｑ２のオンの際、前記ベースＢにはベース電流IB
が供給される。
この回路は一般にFETのスイツチング速度が
バイポーラトランジスタより速いことに着目し
て、高速、低耐圧のFET Ｑ２と低速、高耐圧の
バイポーラトランジスタＱ１とを組合せ高速、高
耐圧の複合スイツチング素子を得ようとする回路
である。
バイポーラトランジスタより速いことに着目し
て、高速、低耐圧のFET Ｑ２と低速、高耐圧の
バイポーラトランジスタＱ１とを組合せ高速、高
耐圧の複合スイツチング素子を得ようとする回路
である。
すなわちまず複合トランジスタＱ１，Ｑ２をタ
ーンオンさせる場合を述べると、この回路では、
主トランジスタＱ１のエミツタＥにFET Ｑ２が
接続されてベース電流IBを開閉し得るところか
ら、主トランジスタＱ１のベースＢに与えられる
ベース電圧eBは比較的高い電圧とすることができ
るので、FET Ｑ２に該トランジスタＱ２をター
ンオンさせるべき開閉信号電圧eGを与えると、そ
のドレインＤ・ソースＳ間電圧VDSが急峻に下降
することによつてベース電流IBを急峻に立上ら
せ、主トランジスタＱ１、従つて複合トランジス
タＱ１，Ｑ２を急速にターンオンさせることがで
きる。
ーンオンさせる場合を述べると、この回路では、
主トランジスタＱ１のエミツタＥにFET Ｑ２が
接続されてベース電流IBを開閉し得るところか
ら、主トランジスタＱ１のベースＢに与えられる
ベース電圧eBは比較的高い電圧とすることができ
るので、FET Ｑ２に該トランジスタＱ２をター
ンオンさせるべき開閉信号電圧eGを与えると、そ
のドレインＤ・ソースＳ間電圧VDSが急峻に下降
することによつてベース電流IBを急峻に立上ら
せ、主トランジスタＱ１、従つて複合トランジス
タＱ１，Ｑ２を急速にターンオンさせることがで
きる。
他方複合トランジスタＱ１，Ｑ２をターンオフ
させる場合には、FET Ｑ２に該トランジスタＱ
２をターンオフさせるべき開閉信号電圧eGを与え
ると、FET Ｑ２のドレイン・ソース間電圧VDS
が急峻に高まり、自身に流れるコレクタ電流Icを
しや断する。この瞬間主トランジスタＱ１のベー
ス・エミツタを流れていたコレクタ電流Icはツエ
ナダイオードZDに転流する。このようにして主
トランジスタＱ１のベース部の蓄積キヤリヤは急
速に放出されるので、該トランジスタＱ１、従つ
て複合トランジスタＱ１，Ｑ２は急速にターンオ
フし、コレクタ電流Icをしや断することができ
る。
させる場合には、FET Ｑ２に該トランジスタＱ
２をターンオフさせるべき開閉信号電圧eGを与え
ると、FET Ｑ２のドレイン・ソース間電圧VDS
が急峻に高まり、自身に流れるコレクタ電流Icを
しや断する。この瞬間主トランジスタＱ１のベー
ス・エミツタを流れていたコレクタ電流Icはツエ
ナダイオードZDに転流する。このようにして主
トランジスタＱ１のベース部の蓄積キヤリヤは急
速に放出されるので、該トランジスタＱ１、従つ
て複合トランジスタＱ１，Ｑ２は急速にターンオ
フし、コレクタ電流Icをしや断することができ
る。
なおここで前記の転流路にツエナダイオード
ZDを用いた理由は、後述のように、コレクタ電
流Icの前記の転流の際には、FET Ｑ２のドレイ
ン・ソース間電圧VDSをターンオフ可能な限界電
圧（スイツチング阻止電圧BVDS）以下に保ち、
他方複合トランジスタＱ１，Ｑ２がオンしている
場合には、ベース電源EBから主トランジスタＱ
１のベースＢ側に供給されるベース電流IB1がツ
エナダイオードZDに無駄に分流することを阻止
し、有効にベース電流IBとなるようにするためで
ある。
ZDを用いた理由は、後述のように、コレクタ電
流Icの前記の転流の際には、FET Ｑ２のドレイ
ン・ソース間電圧VDSをターンオフ可能な限界電
圧（スイツチング阻止電圧BVDS）以下に保ち、
他方複合トランジスタＱ１，Ｑ２がオンしている
場合には、ベース電源EBから主トランジスタＱ
１のベースＢ側に供給されるベース電流IB1がツ
エナダイオードZDに無駄に分流することを阻止
し、有効にベース電流IBとなるようにするためで
ある。
ところで複合トランジスタＱ１，Ｑ２のターン
オフ時にコレクタ電流Icが主トランジスタＱ１の
ベース・エミツタからツエナダイオードZDに100
％転流するための条件は、ツエナダイオードZD
にコレクタ電流Icに等しい負荷電流が流れるとき
の、その両端電圧を負荷時ツエナ電圧VZL、主ト
ランジスタＱ１のベース・エミツタのコレクタ電
流Icが消滅する寸前のそのベース・エミツタ間順
電圧をVBE10とすると、 前記スイツチング阻止電圧BVDSは下式(1)で表
わされる。
オフ時にコレクタ電流Icが主トランジスタＱ１の
ベース・エミツタからツエナダイオードZDに100
％転流するための条件は、ツエナダイオードZD
にコレクタ電流Icに等しい負荷電流が流れるとき
の、その両端電圧を負荷時ツエナ電圧VZL、主ト
ランジスタＱ１のベース・エミツタのコレクタ電
流Icが消滅する寸前のそのベース・エミツタ間順
電圧をVBE10とすると、 前記スイツチング阻止電圧BVDSは下式(1)で表
わされる。
BVDS≧VZL−VBE10 ……(1)
一方ツエナダイオードZDの無負荷時ツエナ電
圧をVZO、動作抵抗をBZとすると、ツエナダイオ
ードZDにコレクタ電流Icが阻止方向に流入して
いる状態における前記負荷時ツエナ電圧VZLは、 VZL＝VZO＋RZ・Ic ……(2) と表わされるので(1)式は(2)式の代入により、下式
(3)で表わされる。
圧をVZO、動作抵抗をBZとすると、ツエナダイオ
ードZDにコレクタ電流Icが阻止方向に流入して
いる状態における前記負荷時ツエナ電圧VZLは、 VZL＝VZO＋RZ・Ic ……(2) と表わされるので(1)式は(2)式の代入により、下式
(3)で表わされる。
BVDS≧VZO＋RZ・Ic−VBE10 ……(3)
一般にFETはスイツチング阻止電圧BVDSが低
いものほど、オン時のドレイン・ソース間電圧
（単にオン電圧ともいう）VDSONが低く、従つてオ
ン時の損失が少なくなるので、第２図の回路では
この阻止電圧BVDSの低い素子が用いられる。従
つて(3)式からツエナダイオードZDについても、
無負荷時ツエナ電圧VZOが低く、かつ動作抵抗RZ
の低いものが望まれる。ところが無負替時ツエナ
電圧VZOが低い通常のツエナダイオードは動作抵
抗RZが高いという欠点があるため、第３図Ａの
ようにダイオードを順方向に複数個直列接続した
ツエナダイオードと等価な回路（以下便宜上ツエ
ナダイオードZD1と呼ぶ）が用いられている。
いものほど、オン時のドレイン・ソース間電圧
（単にオン電圧ともいう）VDSONが低く、従つてオ
ン時の損失が少なくなるので、第２図の回路では
この阻止電圧BVDSの低い素子が用いられる。従
つて(3)式からツエナダイオードZDについても、
無負荷時ツエナ電圧VZOが低く、かつ動作抵抗RZ
の低いものが望まれる。ところが無負替時ツエナ
電圧VZOが低い通常のツエナダイオードは動作抵
抗RZが高いという欠点があるため、第３図Ａの
ようにダイオードを順方向に複数個直列接続した
ツエナダイオードと等価な回路（以下便宜上ツエ
ナダイオードZD1と呼ぶ）が用いられている。
しかしながらこのツエナダイオードZD1のツエ
ナ電流IZ、ツエナ電圧VZの特性は第３図Ｂのよう
に、ツエナ電流IZの増加とともにツエナ電圧VZが
曲線上をゆるやかに増加するいわゆるソフトな定
電圧特性を示し、その無負荷時ツエナ電圧VZO
は、コレクタ電流Icに等しいツエナ電流IZが流れ
た場合における、ツエナ電圧VZ（負荷時ツエナ電
圧VZL）に比しかなり低い値をもつている。
ナ電流IZ、ツエナ電圧VZの特性は第３図Ｂのよう
に、ツエナ電流IZの増加とともにツエナ電圧VZが
曲線上をゆるやかに増加するいわゆるソフトな定
電圧特性を示し、その無負荷時ツエナ電圧VZO
は、コレクタ電流Icに等しいツエナ電流IZが流れ
た場合における、ツエナ電圧VZ（負荷時ツエナ電
圧VZL）に比しかなり低い値をもつている。
他方主トランジスタＱ１及びFET Ｑ２がオン
する際ベース電源EB（図外、前記）から供給され
るベース電流IB1がツエナダイオードZD1側にバ
イパスすることなくベース電流IBとして主トラン
ジスタＱ１に供給され、Ｑ１が充分オン状態とな
るためには、この状態すなわちコレクタ電流Icが
流れているときの主トランジスタＱ１のベース・
エミツタ間順電圧をVBE（sat）、FET Ｑ２のオン
電圧を前記のようにVDS ONとすると、前記無負
荷時ツエナ電圧VZOは、 VZO≧VBE（sat）＋VDS ON ……(4) の条件を満たす必要がある。
する際ベース電源EB（図外、前記）から供給され
るベース電流IB1がツエナダイオードZD1側にバ
イパスすることなくベース電流IBとして主トラン
ジスタＱ１に供給され、Ｑ１が充分オン状態とな
るためには、この状態すなわちコレクタ電流Icが
流れているときの主トランジスタＱ１のベース・
エミツタ間順電圧をVBE（sat）、FET Ｑ２のオン
電圧を前記のようにVDS ONとすると、前記無負
荷時ツエナ電圧VZOは、 VZO≧VBE（sat）＋VDS ON ……(4) の条件を満たす必要がある。
従つてこの(4)式の条件を満たすようにツエナダ
イオードZD1を選ぶと、前述のように負荷時ツエ
ナ電圧VZLも高い値となり、このため(1)式から
FET Ｑ２のスイツチング阻止電圧BVDSも高い値
のものを選ばざるを得なくなり、従つてFET Ｑ
２のオン電圧VDS ONも高目となり、結果的にそ
の損失も充分小さくできなくなるという欠点があ
る。
イオードZD1を選ぶと、前述のように負荷時ツエ
ナ電圧VZLも高い値となり、このため(1)式から
FET Ｑ２のスイツチング阻止電圧BVDSも高い値
のものを選ばざるを得なくなり、従つてFET Ｑ
２のオン電圧VDS ONも高目となり、結果的にそ
の損失も充分小さくできなくなるという欠点があ
る。
この欠点を除くためには第１Ａ図の回路があ
り、本出願人から出願されている。
り、本出願人から出願されている。
第１Ａ図の回路ではツエナダイオードZD2と補
助トランジスタＱ３とにより第３図Ｂにおける無
負荷時ツエナ電圧VZOと負荷時ツエナ電圧VZLと
が接近した値をもつ理想のツエナダイオードと等
価な回路（便宜上、等価ツエナダイオード回路と
も呼ぶ）を構成したもので、オン電圧VDS ONが
低い低損失のFET Ｑ２を用いたとき、(4)式の条
件を満たす範囲で、なるべく低い無負荷時ツエナ
電圧VZOを持つツエナダイオードZD2を選択する。
このような構成とすることにより複合トランジス
タＱ１，Ｑ２のオン時には、ツエナダイオード
ZD2にはツエナ電流IZが流れず、該電流IZをベー
ス電流とする補助トランジスタＱ３のコレクタ電
流Ic3も流れず、従つてベース電源EB（図外）から
供給されるベース電流IB1が無駄なくベース電流
IBとして主トランジスタＱ１に供給されＱ１は充
分オン状態となる。
助トランジスタＱ３とにより第３図Ｂにおける無
負荷時ツエナ電圧VZOと負荷時ツエナ電圧VZLと
が接近した値をもつ理想のツエナダイオードと等
価な回路（便宜上、等価ツエナダイオード回路と
も呼ぶ）を構成したもので、オン電圧VDS ONが
低い低損失のFET Ｑ２を用いたとき、(4)式の条
件を満たす範囲で、なるべく低い無負荷時ツエナ
電圧VZOを持つツエナダイオードZD2を選択する。
このような構成とすることにより複合トランジス
タＱ１，Ｑ２のオン時には、ツエナダイオード
ZD2にはツエナ電流IZが流れず、該電流IZをベー
ス電流とする補助トランジスタＱ３のコレクタ電
流Ic3も流れず、従つてベース電源EB（図外）から
供給されるベース電流IB1が無駄なくベース電流
IBとして主トランジスタＱ１に供給されＱ１は充
分オン状態となる。
他方複合トランジスタＱ１，Ｑ２がターンオフ
する際は、コレクタ電流Icが前記等価ツエナダイ
オード回路側に転流し、ツエナダイオードZD2の
両端電圧が高まり、その無負荷時ツエナ電圧VZO
を越えようとすると、ツエナ電流IZが流れ、これ
をベース電流として補助トランジスタＱ３のコレ
クタ電流Ic3が流れることとなり、結果としてコ
レクタ電流Icは大部分が同電流Ic3となつて補助
トランジスタＱ３に分流し、この間ツエナ電流IZ
はコレクタ電流Icより充分小さな値に維持され、
その状態のツエナ電圧、従つてベース電圧eBもツ
エナダイオードZD2の無負荷時ツエナ電圧VZOに
近い値に保たれる。よつてこのときのベース電圧
eBを前記理想のツエナダイオードの負荷時ツエナ
電圧VZLとみなすことにより、(1)式の条件が満た
されることになる。
する際は、コレクタ電流Icが前記等価ツエナダイ
オード回路側に転流し、ツエナダイオードZD2の
両端電圧が高まり、その無負荷時ツエナ電圧VZO
を越えようとすると、ツエナ電流IZが流れ、これ
をベース電流として補助トランジスタＱ３のコレ
クタ電流Ic3が流れることとなり、結果としてコ
レクタ電流Icは大部分が同電流Ic3となつて補助
トランジスタＱ３に分流し、この間ツエナ電流IZ
はコレクタ電流Icより充分小さな値に維持され、
その状態のツエナ電圧、従つてベース電圧eBもツ
エナダイオードZD2の無負荷時ツエナ電圧VZOに
近い値に保たれる。よつてこのときのベース電圧
eBを前記理想のツエナダイオードの負荷時ツエナ
電圧VZLとみなすことにより、(1)式の条件が満た
されることになる。
ところで一般に上述のようなカスコード接続の
回路では次のようにコレクタ電流Icの制限機能を
持つている。すなわち第２図において、複合トラ
ンジスタＱ１，Ｑ２がオンしている場合、FET
Ｑ２のオン電圧VDS ONは、その無負荷時オン電
圧をVDSO、動作抵抗をRDSとすると下式(5)で表わ
される。
回路では次のようにコレクタ電流Icの制限機能を
持つている。すなわち第２図において、複合トラ
ンジスタＱ１，Ｑ２がオンしている場合、FET
Ｑ２のオン電圧VDS ONは、その無負荷時オン電
圧をVDSO、動作抵抗をRDSとすると下式(5)で表わ
される。
VDS ON＝RDS・Ic＋VDSO ……(5)
この(5)式を(4)式に代入すると、下式(6)が得られ
る。
る。
VZO≧VBE（sat）＋RDS・Ic＋VDSO ……(6)
この(6)式を書換えてコレクタ電流Icを求める
と、下式（６−１）となる。
と、下式（６−１）となる。
Ic≦（VZO−VBE（sat）−VDSO）／RDS
……（６−１） すなわち適当な無負荷ツエナ電圧VZOを持つ理
想のツエナダイオードZDの選択によつて（従つ
て第１Ａ図においては同じくツエナダイオード
ZD2の選択によつて）、（６−１）式のようにコレ
クタ電流Icの値を制限することができることにな
る。
……（６−１） すなわち適当な無負荷ツエナ電圧VZOを持つ理
想のツエナダイオードZDの選択によつて（従つ
て第１Ａ図においては同じくツエナダイオード
ZD2の選択によつて）、（６−１）式のようにコレ
クタ電流Icの値を制限することができることにな
る。
しかしながら一般にFET Ｑ２の動作抵抗RDS
はバラツキが大きいため、コレクタ電流Icの制限
値が容易に定まらないという欠点がある。
はバラツキが大きいため、コレクタ電流Icの制限
値が容易に定まらないという欠点がある。
本発明は前記の欠点を除き、無負荷時ツエナ電
圧VZOに相当する電圧と、前記の転流の際にコレ
クタ電流に等しい負荷電流が流れた場合における
負荷時ツエナ電圧VZLに相当する電圧とが接近し
た、すなわちシヤープな定電圧特性を持つ理想的
なツエナダイオードと等価な回路を実現し、従つ
て該等価ツエナダイオード回路における無負荷時
ツエナ電圧VZOに相当する電圧が(4)式の条件を満
たすようにしても、前記の回路における負荷時ツ
エナ電圧VZLに相当する電圧を極力小さく保つこ
とができ、従つて(1)式からスイツチング阻止電圧
BVDSの極力小さなFETを選ぶこと、つまりオン
時におけるその損失を極力小さくすることができ
るのみならず、特に複合トランジスタＱ１，Ｑ２
のオンの際におけるコレクタ電流の上限値を所定
の値に設定することができる半導体装置を提供す
ることを目的とする。
圧VZOに相当する電圧と、前記の転流の際にコレ
クタ電流に等しい負荷電流が流れた場合における
負荷時ツエナ電圧VZLに相当する電圧とが接近し
た、すなわちシヤープな定電圧特性を持つ理想的
なツエナダイオードと等価な回路を実現し、従つ
て該等価ツエナダイオード回路における無負荷時
ツエナ電圧VZOに相当する電圧が(4)式の条件を満
たすようにしても、前記の回路における負荷時ツ
エナ電圧VZLに相当する電圧を極力小さく保つこ
とができ、従つて(1)式からスイツチング阻止電圧
BVDSの極力小さなFETを選ぶこと、つまりオン
時におけるその損失を極力小さくすることができ
るのみならず、特に複合トランジスタＱ１，Ｑ２
のオンの際におけるコレクタ電流の上限値を所定
の値に設定することができる半導体装置を提供す
ることを目的とする。
本発明の要点は、バイポーラトランジスタのエ
ミツタと電界効果トランジスタのドレインとを接
続し（複合トランジスタなどとし）、前記バイポ
ーラトランジスタのベース及び電界効果トランジ
スタのソースに、それぞれ新たなトランジスタの
コレクタ（ドレイン）及びエミツタ（ソース）を
接続し、この新たなトランジスタのコレクタ（ド
レイン）・ベース（ゲート）間に並列にツエナダ
イオードを該トランジスタのベース（ゲート）電
流を阻止する極性に接続するとともに、前記電界
効果トランジスタのゲート・ソース間に（スイツ
チング動作などのための）開閉信号電圧を与え、
前記バイポーラトランジスタのコレクタ・エミツ
タと前記電界効果トランジスタのドレイン・ソー
スとの直列回路を介して外部に供給される電流の
開閉を行う装置において、 前記の新たなトランジスタのコレクタ（ドレイ
ン）・ベース（ゲート）間及びベース（ゲート）・
エミツタ（ソース）間にそれぞれ抵抗を接続し、
少くとも該抵抗の１つ（例えば後者）を可調整と
したことにより、前記電界効果トランジスタにオ
ン電圧の低い損失の少いもの、従つてそのスイツ
チング阻止電圧が低いものを用いた場合でも、前
記複合トランジスタのターンオフの際は、前記バ
イポーラトランジスタのベース・エミツタを流れ
るコレクタ電流を、前記のツエナダイオードと新
たなトランジスタとを介して速やかに転流させ得
るのみならず、 特に前記複合トランジスタのオンの際は、電界
効果トランジスタの動作抵抗にバラツキがあつて
も、前記２つの抵抗の利用による調整を介して、
複合トランジスタのコレクタ電流を所定の上限値
に制限し得るようにした点にある。
ミツタと電界効果トランジスタのドレインとを接
続し（複合トランジスタなどとし）、前記バイポ
ーラトランジスタのベース及び電界効果トランジ
スタのソースに、それぞれ新たなトランジスタの
コレクタ（ドレイン）及びエミツタ（ソース）を
接続し、この新たなトランジスタのコレクタ（ド
レイン）・ベース（ゲート）間に並列にツエナダ
イオードを該トランジスタのベース（ゲート）電
流を阻止する極性に接続するとともに、前記電界
効果トランジスタのゲート・ソース間に（スイツ
チング動作などのための）開閉信号電圧を与え、
前記バイポーラトランジスタのコレクタ・エミツ
タと前記電界効果トランジスタのドレイン・ソー
スとの直列回路を介して外部に供給される電流の
開閉を行う装置において、 前記の新たなトランジスタのコレクタ（ドレイ
ン）・ベース（ゲート）間及びベース（ゲート）・
エミツタ（ソース）間にそれぞれ抵抗を接続し、
少くとも該抵抗の１つ（例えば後者）を可調整と
したことにより、前記電界効果トランジスタにオ
ン電圧の低い損失の少いもの、従つてそのスイツ
チング阻止電圧が低いものを用いた場合でも、前
記複合トランジスタのターンオフの際は、前記バ
イポーラトランジスタのベース・エミツタを流れ
るコレクタ電流を、前記のツエナダイオードと新
たなトランジスタとを介して速やかに転流させ得
るのみならず、 特に前記複合トランジスタのオンの際は、電界
効果トランジスタの動作抵抗にバラツキがあつて
も、前記２つの抵抗の利用による調整を介して、
複合トランジスタのコレクタ電流を所定の上限値
に制限し得るようにした点にある。
次に第１図に基づいて本発明の実施例を説明す
る。同図においてZD2は第１Ａ図と同様(4)式を満
たす範囲でなるべく低い無負荷時ツエナ電圧VZO
を持つツエナダイオード、Ｑ３は新たなトランジ
スタ（補助トランジスタともいう）、R1、R2は前
記コレクタ電流制限機能のために設けられたそれ
ぞれ抵抗、可変抵抗である。なおこの補助トラン
ジスタＱ３は必ずしもバイポーラ形である必要は
なくFETであつてもよいが便宜上バイポーラ形
として示してある。
る。同図においてZD2は第１Ａ図と同様(4)式を満
たす範囲でなるべく低い無負荷時ツエナ電圧VZO
を持つツエナダイオード、Ｑ３は新たなトランジ
スタ（補助トランジスタともいう）、R1、R2は前
記コレクタ電流制限機能のために設けられたそれ
ぞれ抵抗、可変抵抗である。なおこの補助トラン
ジスタＱ３は必ずしもバイポーラ形である必要は
なくFETであつてもよいが便宜上バイポーラ形
として示してある。
第１図において複合トランジスタＱ１，Ｑ２に
制限値としてのコレクタ電流Ic（ここでは便宜上
Ic maxと記す）が流れている場合、補助トラン
ジスタＱ３は比較的高抵抗の抵抗R1，R2による
そのベース電位の調整によつて、そのコレクタ電
流Ic３を流し始める寸前の状態に保たれている。
この抵抗R1，R2、トランジスタＱ３を新たなツ
エナダイオードとみなせば、このときの補助トラ
ンジスタＱ３のコレクタ・エミツタ電圧をVCE3と
すると（ただし該電圧VCE3は第１Ａ図におけるゲ
ート電圧eBに相当する）、この電圧VCE3は前記の
新たなツエナダイオードの無負荷時ツエナ電圧
VZOに相当するので、（６−１）式における無負
荷時ツエナ電圧VZOをコレクタ・エミツタ電圧
VCE3に置換えると、（６−１）又は(6)式は下式(7)
又は(8)式のように書換えることができる。
制限値としてのコレクタ電流Ic（ここでは便宜上
Ic maxと記す）が流れている場合、補助トラン
ジスタＱ３は比較的高抵抗の抵抗R1，R2による
そのベース電位の調整によつて、そのコレクタ電
流Ic３を流し始める寸前の状態に保たれている。
この抵抗R1，R2、トランジスタＱ３を新たなツ
エナダイオードとみなせば、このときの補助トラ
ンジスタＱ３のコレクタ・エミツタ電圧をVCE3と
すると（ただし該電圧VCE3は第１Ａ図におけるゲ
ート電圧eBに相当する）、この電圧VCE3は前記の
新たなツエナダイオードの無負荷時ツエナ電圧
VZOに相当するので、（６−１）式における無負
荷時ツエナ電圧VZOをコレクタ・エミツタ電圧
VCE3に置換えると、（６−１）又は(6)式は下式(7)
又は(8)式のように書換えることができる。
Ic max＝（VCE3−VBE（sat）
−VDSO）／RDS ……(7)
VCE3＝VBE（sat）＋RDS
・Icmax＋VDSO ……(8)
この(7)式を満たすように抵抗R1、R2を調節し
てVCE3を定めればよい。なおこの状態においては
ツエナダイオードZD2にはツエナ電流IZが流れ
ず、その無負荷時ツエナ電圧VZOは（８−１）式
の条件にあるものとする。
てVCE3を定めればよい。なおこの状態においては
ツエナダイオードZD2にはツエナ電流IZが流れ
ず、その無負荷時ツエナ電圧VZOは（８−１）式
の条件にあるものとする。
VZO＞VCE3−VBE3 ……（８−１）
なお（８−１）式中VBE3はトランジスタＱ３の
コレクタ電流Ic3が流れ始める寸前のベース・エ
ミツタ電圧である。従つてこのときのコレクタ・
エミツタ電圧VCE3は、下記(9)式を満たすことにな
る。
コレクタ電流Ic3が流れ始める寸前のベース・エ
ミツタ電圧である。従つてこのときのコレクタ・
エミツタ電圧VCE3は、下記(9)式を満たすことにな
る。
VCE3＝VBE3・（R1＋R2）／R2 ……(9)
よつて(9)式により抵抗R1，R2を、または実際
上は例えば抵抗R1を固定、抵抗R2を可変として
調節し電圧VCE3を設定すればよい。
上は例えば抵抗R1を固定、抵抗R2を可変として
調節し電圧VCE3を設定すればよい。
なおこの場合ベース電源EB（図外）からのベー
ス電流IB1がなるべく有効にベース電流IBとなるよ
うに、バイパス回路となる抵抗R1，R2はなるべ
く高抵抗とするとともに、コレクタ電流Ic3も流
れる寸前の値に保つ訳である。
ス電流IB1がなるべく有効にベース電流IBとなるよ
うに、バイパス回路となる抵抗R1，R2はなるべ
く高抵抗とするとともに、コレクタ電流Ic3も流
れる寸前の値に保つ訳である。
このようにして、もしコレクタ電流Icがその制
限値Ic max以上に増大しようとすると、主トラ
ンジスタＱ１のベースとFET Ｑ２のソース間の
電圧は(8)式の右辺の示すように増加しようとし、
従つて補助トランジスタＱ３のコレクタ・エミツ
タ電圧VCE3も高まろうとするが、同時に該電圧
VCE3を抵抗R1，R2で分圧したベース・エミツタ
電圧VBE3も高まろうとし、トランジスタＱ３にベ
ース電流IB3が流れ始め、従つて前記ベース電流
IB1の一部がコレクタ電流Ic3として流れ始めるこ
ととなり、結果として主トランジスタＱ１のベー
ス電流IBを減ずるのでコレクタ電流Icの増大は抑
制される。
限値Ic max以上に増大しようとすると、主トラ
ンジスタＱ１のベースとFET Ｑ２のソース間の
電圧は(8)式の右辺の示すように増加しようとし、
従つて補助トランジスタＱ３のコレクタ・エミツ
タ電圧VCE3も高まろうとするが、同時に該電圧
VCE3を抵抗R1，R2で分圧したベース・エミツタ
電圧VBE3も高まろうとし、トランジスタＱ３にベ
ース電流IB3が流れ始め、従つて前記ベース電流
IB1の一部がコレクタ電流Ic3として流れ始めるこ
ととなり、結果として主トランジスタＱ１のベー
ス電流IBを減ずるのでコレクタ電流Icの増大は抑
制される。
また複合トランジスタＱ１，Ｑ２がターンオフ
する過程では、前記のように大きな値のコレクタ
電流Icがベース電流供給回路側に転流するので、
補助トランジスタＱ３のコレクタ・エミツタ電圧
VCE3は複合トランジスタＱ１，Ｑ２がオン状態に
あつた場合より急速に高まり、よつてツエナダイ
オードZD2が導通し、ツエナ電流IZが補助トラン
ジスタＱ３のベース電流IB3内に加わるようにな
る。従つて以降は前記のようにコレクタ・エミツ
タ電圧VCE3がほぼ一定値に保たれながら、転流す
る大部分のコレクタ電流Icが、コレクタ電流Ic3
となつて補助トランジスタＱ３を流れ、高速のタ
ーンオフを可能とする。
する過程では、前記のように大きな値のコレクタ
電流Icがベース電流供給回路側に転流するので、
補助トランジスタＱ３のコレクタ・エミツタ電圧
VCE3は複合トランジスタＱ１，Ｑ２がオン状態に
あつた場合より急速に高まり、よつてツエナダイ
オードZD2が導通し、ツエナ電流IZが補助トラン
ジスタＱ３のベース電流IB3内に加わるようにな
る。従つて以降は前記のようにコレクタ・エミツ
タ電圧VCE3がほぼ一定値に保たれながら、転流す
る大部分のコレクタ電流Icが、コレクタ電流Ic3
となつて補助トランジスタＱ３を流れ、高速のタ
ーンオフを可能とする。
以上の説明から明らかなように本発明によれ
ば、バイポーラトランジスタとFETとをカスコ
ード接続した複合トランジスタのベース、ソース
間にツエナダイオードと補助トランジスタからな
る等価ツエナダイオード回路を設け、該回路に無
負荷状態から大きな負荷電流の範囲にわたつて定
電圧が維持できる理想のツエナダイオードと等価
な動作をさせるようにし、前記FETにオン電圧
の低い低損失のものを用いた場合でも、複合トラ
ンジスタのオン時におけるそのベース電流の無駄
な分流を防ぎ、かつ複合トランジスタのターンオ
フの高速化を計つたものにおいて、 前記補助トランジスタのコレクタ（ドレイ
ン）・ベース（ゲート）間及びベース（ゲート）・
エミツタ（ソース）間にそれぞれ抵抗を接続し、
少くとも該抵抗の１つを可調整とし、複合トラン
ジスタがオンしている場合、補助トランジスタが
導通開始し、複合トランジスタに流入するベース
電流を（分流によつて）感じ始める点における、
補助トランジスタのコレクタ・エミツタ間電圧、
従つてこのときのFETのドレイン・ソース間オ
ン電圧を調節できるようにしたので、FETの前
記オン電圧を与える、その動作抵抗にバラツキが
あつても、複合トランジスタのコレクタ電流を所
定値に制限し得る効果がある。
ば、バイポーラトランジスタとFETとをカスコ
ード接続した複合トランジスタのベース、ソース
間にツエナダイオードと補助トランジスタからな
る等価ツエナダイオード回路を設け、該回路に無
負荷状態から大きな負荷電流の範囲にわたつて定
電圧が維持できる理想のツエナダイオードと等価
な動作をさせるようにし、前記FETにオン電圧
の低い低損失のものを用いた場合でも、複合トラ
ンジスタのオン時におけるそのベース電流の無駄
な分流を防ぎ、かつ複合トランジスタのターンオ
フの高速化を計つたものにおいて、 前記補助トランジスタのコレクタ（ドレイ
ン）・ベース（ゲート）間及びベース（ゲート）・
エミツタ（ソース）間にそれぞれ抵抗を接続し、
少くとも該抵抗の１つを可調整とし、複合トラン
ジスタがオンしている場合、補助トランジスタが
導通開始し、複合トランジスタに流入するベース
電流を（分流によつて）感じ始める点における、
補助トランジスタのコレクタ・エミツタ間電圧、
従つてこのときのFETのドレイン・ソース間オ
ン電圧を調節できるようにしたので、FETの前
記オン電圧を与える、その動作抵抗にバラツキが
あつても、複合トランジスタのコレクタ電流を所
定値に制限し得る効果がある。
第１図は本発明の実施例の構成を示す回路図、
第１Ａ図、第２図、第３図Ａは従来のそれぞれ異
つた回路構成例を示す図、第３図Ｂは同図Ａのツ
エナダイオードの特性例を示す図である。 Ｑ１……バイポーラトランジスタ（主トランジ
スタ）、Ｑ２……電界効果トランジスタ（FET）、
Ｑ３……補助トランジスタ、ZD2……ツエナダイ
オード、R1……抵抗、R2……可変抵抗。
第１Ａ図、第２図、第３図Ａは従来のそれぞれ異
つた回路構成例を示す図、第３図Ｂは同図Ａのツ
エナダイオードの特性例を示す図である。 Ｑ１……バイポーラトランジスタ（主トランジ
スタ）、Ｑ２……電界効果トランジスタ（FET）、
Ｑ３……補助トランジスタ、ZD2……ツエナダイ
オード、R1……抵抗、R2……可変抵抗。
Claims (1)
- 【特許請求の範囲】 １ バイポーラトランジスタのエミツタと電界効
果トランジスタのドレインとを接続し、前記バイ
ポーラトランジスタのベース及び電界効果トラン
ジスタのソースに、それぞれ新たなトランジスタ
のコレクタ（ドレイン）及びエミツタ（ソース）
を接続し、この新たなトランジスタのコレクタ
（ドレイン）・ベース（ゲート）間に並列にツエナ
ダイオードを該トランジスタのベース（ゲート）
電流を阻止する極性に接続するとともに、前記電
界効果トランジスタのゲート・ソース間に開閉信
号電圧を与え、前記バイポーラトランジスタのコ
レクタ・エミツタと前記電界効果トランジスタの
ドレイン・ソースとの直列回路を介して外部に供
給される電流の開閉を行う装置において、 前記の新たなトランジスタのコレクタ（ドレイ
ン）・ベース（ゲート）間及びベース（ゲート）・
エミツタ（ソース）間にそれぞれ抵抗を接続し、
少くとも該抵抗の１つを可調整としたことを特徴
とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59238900A JPS61117920A (ja) | 1984-11-13 | 1984-11-13 | 半導体装置 |
| US06/785,878 US4651035A (en) | 1984-11-13 | 1985-10-09 | Compound diverse transistor switching circuit |
| EP85308189A EP0182571A3 (en) | 1984-11-13 | 1985-11-11 | Semiconductor switching device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59238900A JPS61117920A (ja) | 1984-11-13 | 1984-11-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61117920A JPS61117920A (ja) | 1986-06-05 |
| JPH0374973B2 true JPH0374973B2 (ja) | 1991-11-28 |
Family
ID=17036938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59238900A Granted JPS61117920A (ja) | 1984-11-13 | 1984-11-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61117920A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7348855B2 (en) * | 2006-03-30 | 2008-03-25 | Texas Instruments Incorporated | Bias circuitry for cascode transistor circuit |
-
1984
- 1984-11-13 JP JP59238900A patent/JPS61117920A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61117920A (ja) | 1986-06-05 |
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