JPH0374972B2 - - Google Patents

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JPH0374972B2
JPH0374972B2 JP59238899A JP23889984A JPH0374972B2 JP H0374972 B2 JPH0374972 B2 JP H0374972B2 JP 59238899 A JP59238899 A JP 59238899A JP 23889984 A JP23889984 A JP 23889984A JP H0374972 B2 JPH0374972 B2 JP H0374972B2
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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/567Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT

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Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明はバイポーラトランジスタと電界効果ト
ランジスタとの複合トランジスタを主体とする装
置に関する。
DETAILED DESCRIPTION OF THE INVENTION [Technical field to which the invention pertains] The present invention relates to a device mainly composed of a composite transistor of a bipolar transistor and a field effect transistor.

〔従来技術とその問題点〕[Prior art and its problems]

以下各図の説明において同一の符号は同一又は
相当部分を示す。
In the following description of each figure, the same reference numerals indicate the same or corresponding parts.

まず第2図、第3図に基づいて従来技術の問題
点を説明する。
First, the problems of the prior art will be explained based on FIGS. 2 and 3.

第2図はいわゆるカスコード(Cascode)接続
と呼ばれるこの種の複合トランジスタからなる回
路の例、第3図Aは同じく他の回路の例、同図B
は同図Aのツエナダイオードの特性の例を示す。
Figure 2 is an example of a circuit consisting of this type of composite transistor called a so-called cascode connection, Figure 3A is an example of another circuit, and Figure B
shows an example of the characteristics of the Zener diode shown in FIG.

第2図においてQ1は主となるバイポーラトラ
ンジスタ(以下主トランジスタとも呼ぶ)、Q2
は電界効果トランジスタ(以下FETと呼ぶ)、
ZDはツエナダイオードである。
In Figure 2, Q1 is the main bipolar transistor (hereinafter also referred to as main transistor), Q2
is a field effect transistor (hereinafter referred to as FET),
ZD is a zener diode.

主トランジスタQ1のコレクタC・エミツタE
とFETQ2のドレインD・ソースSとは、エミツ
タEとドレインDにおいて直列に接続されて、図
外の負荷に供給される電流(便宜上コレクタ電流
と呼ぶ)ICを開閉する。なおトランジスタQ1と
Q2を合せ便宜上複合トランジスタと呼ぶ。また
主トランジスタQ1のベースBとFETQ2のソー
スS間にはベースB側がカソード側となるように
ツエナダイオードZDが接続されている。
Collector C and emitter E of main transistor Q1
The drain D and source S of FETQ2 are connected in series at the emitter E and drain D to open and close a current (referred to as collector current for convenience) I C supplied to a load not shown. Note that the transistors Q1 and Q2 are collectively referred to as a composite transistor for convenience. Further, a Zener diode ZD is connected between the base B of the main transistor Q1 and the source S of the FET Q2 so that the base B side is the cathode side.

FET Q2のゲートG・ソースS間には図外の
駆動回路を介して、コレクタ電流ICのオン、オフ
を指令する開閉信号電圧eGが与えられ、また主
トランジスタQ1のベースBとFET Q2のソー
スS間に設けられたベース電源EBを介して、
FET Q2のオンの際、前記ベースBにはベース
電流IBが供給される。
A switching signal voltage eG that commands the ON/OFF of the collector current I C is applied between the gate G and source S of the FET Q2 via a drive circuit (not shown), and between the base B of the main transistor Q1 and the source S of the FET Q2. Through the base power supply EB provided between the source S,
When FET Q2 is turned on, base current I B is supplied to the base B.

この回路は一般にFETのスイツチング速度が
バイポーラトランジスタより速いことに着目し
て、高速、低耐圧のFET Q2と低速、高耐圧の
バイポーラトランジスタQ1とを組合せ高速、高
耐圧の複合スイツチング素子を得ようとする回路
である。
This circuit focuses on the fact that the switching speed of FETs is generally faster than that of bipolar transistors, and attempts to obtain a high-speed, high-voltage composite switching element by combining a high-speed, low-voltage FET Q2 and a low-speed, high-voltage bipolar transistor Q1. This is a circuit that does this.

すなわちまず複合トランジスタQ1,Q2をタ
ーンオンさせる場合を述べると、この回路では、
主トランジスタQ1のエミツタEにFET Q2が
接続されてベース電流IBを開閉し得るところか
ら、主トランジスタQ1のベースBに与えられる
ベース電圧eBは比較的高い電圧とすることができ
るので、FET Q2に該トランジスタQ2をター
ンオンさせるべき開閉信号電圧eGを与えると、そ
のドレインD・ソースS間電圧VDSが急峻に下降
することによつてベース電流IBを急峻に立上ら
せ、主トランジスタQ1、従つて複合トランジス
タQ1,Q2を急速にターンオンさせることがで
きる。
That is, first, let us describe the case where the composite transistors Q1 and Q2 are turned on. In this circuit,
Since the FET Q2 is connected to the emitter E of the main transistor Q1 and can switch the base current I B , the base voltage e B applied to the base B of the main transistor Q1 can be a relatively high voltage. When a switching signal voltage e G to turn on the transistor Q2 is applied to Q2, the drain D-source S voltage V DS drops sharply, causing the base current I B to rise sharply, and the main Transistor Q1, and thus composite transistors Q1, Q2, can be turned on quickly.

他方複合トランジスタQ1,Q2をターンオフ
させる場合には、FET Q2に該トランジスタQ
2をターンオフさせるべき開閉信号電圧eGを与え
ると、FET Q2のドレイン・ソース間電圧VDS
が急峻に高まり、自身に流れるコレクタ流ICをし
や断する。この瞬間主トランジスタQ1のベー
ス・エミツタを流れていたコレクタ電流ICはツエ
ナダイオードZDに転流する。このようにして主
トランジスタQ1のベース部の蓄積キヤリヤは急
速に放出されるので、該トランジスタQ1、従つ
て複合トランジスタQ1,Q2は急速にターンオ
フし、コレクタ電流ICをしや断することができ
る。
On the other hand, when turning off the composite transistors Q1 and Q2, the transistor Q is connected to FET Q2.
When the switching signal voltage e G that should turn off FET Q2 is given, the drain-source voltage V DS of FET Q2
His energy rose sharply, cutting off the collector-style I C flowing through him. At this moment, the collector current I C flowing through the base and emitter of the main transistor Q1 is commutated to the Zener diode ZD. In this way, the stored carriers at the base of the main transistor Q1 are quickly released, so that the transistor Q1, and thus the composite transistors Q1, Q2, can be quickly turned off and the collector current I C can be cut off quickly. .

なおここで前記の転流路にツエナダイオード
ZDを用いた理由は、後述のように、コレクタ電
流ICの前記の転流の際には、FET Q2のドレイ
ン・ソース間電圧VDSをターンオフ可能な限界電
圧(スイツチング阻止電圧VDS)以下に保ち、他
方複合トランジスタQ1,Q2がオンしている場
合には、ベース電源EBから主トランジスタQ1
のベースB側に供給されるベース電流IB1がツエ
ナダイオードZDに無駄に分流することを阻止し、
有効にベース電流IBとなるようにするためであ
る。
Here, a Zener diode is connected to the commutation path.
The reason for using ZD is that, as will be explained later, during the commutation of the collector current I C , the drain-source voltage V DS of FET Q2 must be lower than the limit voltage (switching blocking voltage V DS ) that can be turned off. and when the composite transistors Q1 and Q2 are on, the main transistor Q1 is connected from the base power supply E B.
This prevents the base current I B1 supplied to the base B side of the
This is to ensure that the base current I B becomes effective.

ところで複合トランジスタQ1,Q2のターン
オフ時にコレクタ電流ICが主トランジスタQ1の
ベース・エミツタからツエナダイオードZDに100
%転流するための条件は、ツエナダイオードZD
にコレクタ電流ICに等しい負荷電流が流れるとき
の、その両端電圧を負荷時ツエナ電圧VZL、主ト
ランジスタQ1のベース・エミツタのコレクタ電
流ICが消滅する寸前のそのベース・エミツタ間順
電圧をVBE10とすると、前記スイツチング阻止電
圧BVDSは下式(1)で表わされる。
By the way, when the composite transistors Q1 and Q2 are turned off, the collector current I C flows from the base to the emitter of the main transistor Q1 to the Zener diode ZD.
The conditions for % commutation are Zener diode ZD
When a load current equal to the collector current I C flows, the voltage across it is the loaded Zener voltage V ZL , and the forward voltage between the base and emitter of the main transistor Q1 just before the collector current I C disappears is the voltage across it. Assuming V BE10 , the switching blocking voltage BV DS is expressed by the following equation (1).

BVDSVZL−VBE10 ……(1) 一方ツエナダイオードZDの無負荷時ツエナ電
圧をVZO、動作抵抗をRZとすると、ツエナダイオ
ードZDにコレクタ電流ICが阻止方向に流入して
いる状態における前記負荷時ツエナ電圧VZLは、 VZL=VZO+RZ・IC ……(2) と表わされるので(1)式は(2)式の代入により、下式
(3)で表わされる。
BV DS V ZL −V BE10 ...(1) On the other hand, if the no-load Zener voltage of the Zener diode ZD is V ZO and the operating resistance is R Z , the collector current I C flows into the Zener diode ZD in the blocking direction. The Zener voltage V ZL under load in the above-mentioned state is expressed as V ZL = V ZO + R Z・I C ... (2) Therefore, by substituting equation (2) into equation (1), the following equation can be obtained.
It is expressed as (3).

BVDSVZO+RZ・IC−VBE10 ……(3) 一般にFETはスイツチング阻止電圧BVDSが低
いものほど、オン時のドレイン・ソース間電圧
(単にオン電圧ともいう)VDSONが低く、従つてオ
ン時の損失が少なくなるので、第2図の回路では
この阻止電圧BVDSの低い素子が用いられる。従
つて(3)式からツエナダイオードZDについても、
無負荷時ツエナ電圧VZOが低く、かつ動作抵抗RZ
の低いものが望まれる。ところが無負荷時ツエナ
電圧VZOが低い通常のツエナダイオードは動作抵
抗RZが高いという欠点があるため、第3図Aの
ようにダイオードを順方向に複数個直列接続した
ツエナダイオードと等価な回路(以下便宜上ツエ
ナダイオードZD1と呼ぶ)が用いられている。
BV DS V ZO +R Z・I C −V BE10 ……(3) In general, the lower the switching blocking voltage BV DS of a FET, the lower the drain-source voltage (simply called on voltage) V DSON when it is on. Therefore, since the loss during on-time is reduced, an element with a low blocking voltage BV DS is used in the circuit of FIG. 2. Therefore, from equation (3), for the Zener diode ZD,
Low no-load Zener voltage V ZO and operating resistance R Z
A low value is desired. However, a normal Zener diode with a low no-load Zener voltage V ZO has the disadvantage of a high operating resistance R Z , so a circuit equivalent to a Zener diode in which multiple diodes are connected in series in the forward direction as shown in Figure 3A is used. (hereinafter referred to as Zener diode ZD 1 for convenience) is used.

しかしながらこのツエナダイオードZD1のツエ
ナ電流IZ、ツエナ電圧VZの特性は第3図Bのよう
に、ツエナ電流IZの増加とともにツエナ電流VZ
曲線上をゆるやかに増加するいわゆるソフトな定
電圧特性を示し、その無負荷時ツエナ電圧VZO
は、コレクタ電流ICに等しいツエナ電流IZが流れ
た場合における、ツエナ電圧VZ(負荷時ツエナ電
圧VZL)に比しかなり低い値をもつている。
However, the characteristics of the Zener current I Z and Zener voltage V Z of this Zener diode ZD 1 are so-called soft constants in which the Zener current V Z gradually increases on the curve as the Zener current I Z increases, as shown in Figure 3B. Indicates the voltage characteristics and its no-load Zener voltage V ZO
has a considerably lower value than the Zener voltage V Z (Zener voltage under load V ZL ) when a Zener current I Z equal to the collector current I C flows.

他方主トランジスタQ1及びFET Q2がオン
する際ベース電源EB(図外、前記)から供給され
るベース電流IB1がツエナダイオードZD1側にバイ
パスすることなくベース電流IBとして主トラン
ジスタQ1に供給され、Q1が充分オン状態とな
るためには、この状態すなわちコレクタ電流IC
流れているときの主トランジスタQ1のベース・
エミツタ間順電圧をVBE(Sat)、FET Q2のオン
電圧を前記のようにVDS ONとすると、前記無負
荷時ツエナ電圧VZOは、 VZOVBE(Sat)+VDSON ……(4) の条件を満たす必要がある。
On the other hand, when the main transistor Q1 and FET Q2 are turned on, the base current I B1 supplied from the base power supply EB (not shown, described above) is supplied to the main transistor Q1 as the base current IB without bypassing to the Zener diode ZD1 side. In order for Q1 to be fully turned on, the base of main transistor Q1 must be
Assuming that the emitter-to-emitter forward voltage is V BE (Sat) and the on-voltage of FET Q2 is V DS ON as described above, the Zener voltage V ZO at no-load is: V ZO V BE (Sat) + V DSON ……(4 ) conditions must be met.

従つてこの(4)式の条件を満たすようにツエナダ
イオードZD1を選ぶと、前述のように負荷時ツエ
ナ電圧VZLも高い値となり、このため(1)式から
FET Q2のスイツチング阻止電圧BVDSも高い値
のものを選ばざるを得なくなり、従つてFET Q
2のオン電圧VDSONも高目となり、結果的にその
損失も充分小さくできなくなるという欠点があ
る。
Therefore, if the zener diode ZD 1 is selected to satisfy the condition of equation (4), the zener voltage V ZL under load will also be high as mentioned above, and therefore from equation (1),
The switching blocking voltage BV DS of FET Q2 must also be selected with a high value, so FET Q
The on-voltage V DSON of No. 2 is also high, and as a result, the loss cannot be made sufficiently small.

〔発明の目的〕[Purpose of the invention]

本発明は前記の欠点を除き、無負荷時ツエナ電
圧VZOに相当する電圧と、前記の転流の際にコレ
クタ電流に等しい負荷電流が流れた場合における
負荷時ツエナ電圧VZLに相当する電圧とが接近し
た、すなわちシヤープな定電圧特性を持つ理想的
なツエナダイオードと等価な回路を実現し、従つ
て該等価ツエナダイオード回路における無負荷時
ツエナ電圧VZOに相当する電圧が(4)式の条件を満
たすようにしても、前記の回路における負荷時ツ
エナ電圧VZLに相当する電圧を極力小さく保つこ
とができ、従つて(1)式からスイツチング阻止電圧
BVDSの極力小さなFETを選ぶこと、つまりオン
時におけるその損失を極力小さくすることができ
るような半導体装置を提供することを目的とす
る。
The present invention eliminates the above drawbacks and provides a voltage corresponding to the no-load zener voltage V ZO and a voltage corresponding to the on-load zener voltage V ZL when a load current equal to the collector current flows during the commutation. A circuit equivalent to an ideal Zener diode with a sharp constant voltage characteristic, in which Even if the condition is satisfied, the voltage corresponding to the load Zener voltage V ZL in the above circuit can be kept as small as possible, and therefore, from equation (1), the switching blocking voltage
The object of the present invention is to select a FET with as small a BV DS as possible, that is, to provide a semiconductor device in which the loss when turned on can be minimized as much as possible.

〔発明の要点〕[Key points of the invention]

本発明の要点は、バイポーラトランジスタのエ
ミツタと電界効果トランジスタのドレインとを接
続し(複合トランジスタなどとし)、該電界効果
トランジスタのゲート・ソース間に(スイツチン
グ動作などのための)開閉信号電圧を与え、前記
バイポーラトランジスタのコレクタ・エミツタと
前記電界効果トランジスタのドレイン・ソースと
の直列回路を介して外部に供給される電流の開閉
を行う装置において、 前記バイポーラトランジスタのベース及び電界
効果トランジスタのソースに、それぞれ新たなト
ランジスタのコレクタ(ドレイン)及びエミツタ
(ソース)を接続するとともに、この新たなトラ
ンジスタのコレクタ(ドレイン)・ベース(ゲー
ト)間に並列にツエナダイオードを該トランジス
タのベース(ゲート)電流を阻止する極性に接続
することにより、前記ツエナダイオードと新たな
トランジスタとで、負荷電流(ツエナ電流)の広
い範囲にわたつて低い所定の電圧を維持し得る、
理想のツエナダイオードと等価な回路を構成する
ようにした点である。
The gist of the present invention is to connect the emitter of a bipolar transistor and the drain of a field effect transistor (such as a composite transistor), and apply a switching signal voltage (for switching operation, etc.) between the gate and source of the field effect transistor. , a device for opening and closing a current supplied to the outside through a series circuit of the collector/emitter of the bipolar transistor and the drain/source of the field effect transistor, the base of the bipolar transistor and the source of the field effect transistor, Connect the collector (drain) and emitter (source) of each new transistor, and connect a Zener diode in parallel between the collector (drain) and base (gate) of this new transistor to block the base (gate) current of the transistor. By connecting the Zener diode and the new transistor to a polarity of
The point is that a circuit equivalent to an ideal Zener diode is configured.

〔発明の実施例〕[Embodiments of the invention]

次に第1図に基づいて本発明の実施例を説明す
る。同図においてZD2は(4)式を満たす範囲でなる
べく低い無負荷時ツエナ電圧VZOを持つツエナダ
イオード、Q3は新たなトランジスタ(補助トラ
ンジスタともいう)である。このトランジスタQ
3は必ずしもバイポーラ形である必要はなく
FETであつてもよいが便宜上バイポーラ形とし
て説明する。
Next, an embodiment of the present invention will be described based on FIG. In the figure, ZD 2 is a Zener diode having a no-load Zener voltage V ZO as low as possible within the range that satisfies equation (4), and Q3 is a new transistor (also referred to as an auxiliary transistor). This transistor Q
3 does not necessarily have to be bipolar.
Although it may be an FET, for convenience, it will be explained as a bipolar type.

いまツエナダイオードZD2と補助トランジスタ
Q3とからなる回路のみに着目した場合を考える
と、ベース電圧eBがツエナダイオードZD2の無負
荷時ツエナ電圧VZOを越えるまではツエナ電流IZ
は流れず、従つて該電流IZをベース電流とする補
助トランジスタQ3もOFF状態にある。さらに
ベース電圧eBが増加しツエナ電流IZが流れ始める
と、補助トランジスタQ3がオンし、コレクタ電
流IC3を流すようになる。次にベース電圧eBが若
干増加しコレクタ電流IC3が主トランジスタQ1
のコレクタ電流ICの大きさに等しくなつても、
(これは複合トランジスタQ1,Q2のターンオ
フ時、主トランジスタQ1のベース・エミツタの
コレクタ電流ICが補助トランジスタQ3に転流し
た場合に相当する。)、これを流すのに必要な(補
助トランジスタQ3のベース電流としての)ツエ
ナ電流IZLは比較的小さい値とすることができる
ので、ツエナダイオードZD2のツエナ電流IZLにお
ける負荷時ツエナ電圧VZLはその無負荷時ツエナ
電圧VZOにほぼ近い値とすることができる。従つ
て前記2つのツエナ電圧VZL、VZOに対応するベ
ース電圧eBの値も極めて近いものとなる。
If we now focus on the circuit consisting of the Zener diode ZD 2 and the auxiliary transistor Q3, the Zener current I Z will increase until the base voltage e B exceeds the no-load Zener voltage V ZO of the Zener diode ZD 2 .
does not flow, and therefore the auxiliary transistor Q3, which uses the current I Z as its base current, is also in an OFF state. When the base voltage e B further increases and the Zener current I Z begins to flow, the auxiliary transistor Q3 is turned on and the collector current IC 3 begins to flow. Next, the base voltage e B increases slightly and the collector current IC 3 changes to the main transistor Q1.
Even if the collector current I C is equal to the magnitude of
(This corresponds to the case where the base-emitter collector current I C of the main transistor Q1 is commutated to the auxiliary transistor Q3 when the composite transistors Q1 and Q2 are turned off.) The zener current I ZL (as the base current of the Can be a value. Therefore, the values of the base voltage e B corresponding to the two Zener voltages V ZL and V ZO are also very close.

すなわちこの回路は必要最低限に低いツエナ電
圧をほぼ一定に維持しながら無負荷状態からコレ
クタ電流ICまでを流し得る理想のツエナダイオー
ドに等価なものとなる。
In other words, this circuit is equivalent to an ideal Zener diode that can flow up to the collector current I C from a no-load state while maintaining a substantially constant Zener voltage as low as necessary.

従つてFET Q2についても(1)式からスイツチ
ング阻止電圧BVDSが極力低い、従つてそのオン
電圧VDSONの低い、換言すればその損失の少いも
のを用いることができる。
Therefore, as for the FET Q2, it is possible to use one having a switching blocking voltage BV DS as low as possible from equation (1), and therefore having a low on-voltage V DSON , in other words, having a low loss.

なお補助トランジスタQ3にFETを用いる場
合には、バイポーラトランジスタのコレクタ、エ
ミツタ、ゲートがそれぞれ該FETのドレイン、
ソース、ゲートに対応するように置換えればよ
い。
Note that when a FET is used as the auxiliary transistor Q3, the collector, emitter, and gate of the bipolar transistor are the drain and gate of the FET, respectively.
All you have to do is replace it so that it corresponds to the source and gate.

また第1図の主トランジスタQ1、FET Q
2、補助トランジスタQ3はそれぞれ、NPNト
ランジスタ、NチヤンネルFET、NPNトランジ
スタもしくはNチヤンネルFETとして説明した
が、これらをそれぞれPNPトランジスタ、Pチ
ヤンネルFET、PNPトランジスタもしくはPチ
ヤンネルFETに置換えてもよい。ただし後者の
場合ツエナダイオードZD2は逆極性とする必要が
ある。つまりツエナダイオードZD2の極性は一般
にはベース電流又はゲート電流を阻止する極性に
保つこととすればよい。
In addition, the main transistor Q1 and FET Q in Figure 1
2. Although the auxiliary transistor Q3 has been described as an NPN transistor, an N-channel FET, an NPN transistor, or an N-channel FET, these may be replaced with a PNP transistor, a P-channel FET, a PNP transistor, or a P-channel FET, respectively. However, in the latter case, the Zener diode ZD 2 must have reverse polarity. In other words, the polarity of the Zener diode ZD 2 may generally be maintained at a polarity that blocks the base current or gate current.

〔発明の効果〕〔Effect of the invention〕

以上の説明から明らかなように本発明によれ
ば、バイポーラトランジスタとFETとを、前者
のエミツタと、後者のドレインにおいて直列接続
し、前者のベースと後者のソースにそれぞれ新た
なトランジスタのコレクタ(ドレイン)、エミツ
タ(ソース)を接続し、該トランジスタのベース
(ゲート)とコレクタ(ドレイン)間にツエナダ
イオードをそのベース電流(ゲート電流)を阻止
する極性に接続することにより、前記の新たなト
ランジスタと前記ツエナダイオードとで、広い負
荷電流(ツエナ電流)領域にわたつて所定の低い
電圧を維持できる理想のツエナダイオードと等価
な回路を構成せしめることにしたため、高耐圧で
高速のスイツチングができ、かつ低損失の半導体
装置を構成することができる。
As is clear from the above description, according to the present invention, a bipolar transistor and a FET are connected in series at the emitter of the former and the drain of the latter, and the collector (drain) of a new transistor is connected to the base of the former and the source of the latter, respectively. ), the emitter (source) is connected, and a Zener diode is connected between the base (gate) and collector (drain) of the transistor with a polarity that blocks the base current (gate current). We decided to construct a circuit equivalent to the ideal Zener diode that can maintain a predetermined low voltage over a wide range of load currents (Zena current) with the Zener diode mentioned above, which enables high-voltage, high-speed switching, and low A lossy semiconductor device can be constructed.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の実施例の構成を示す回路図、
第2図は従来回路の一例を示す図、第3図Aは同
じく他の例を示す回路図、同図Bは同図Aのツエ
ナダイオードの特性例を示す図である。 Q1……バイポーラトランジスタ(トランジス
タ)、Q2……電界効果トランジスタ(FET)、
Q3……トランジスタ、ZD2……ツエナダイオー
ド。
FIG. 1 is a circuit diagram showing the configuration of an embodiment of the present invention;
2 is a diagram showing an example of a conventional circuit, FIG. 3A is a circuit diagram showing another example, and FIG. 3B is a diagram showing an example of the characteristics of the Zener diode shown in FIG. Q1... Bipolar transistor (transistor), Q2... Field effect transistor (FET),
Q3...Transistor, ZD 2 ...Zena diode.

Claims (1)

【特許請求の範囲】 1 バイポーラトランジスタのエミツタと電界効
果トランジスタのドレインとを接続し、該電界効
果トランジスタのゲート・ソース間に開閉信号電
圧を与え、前記バイポーラトランジスタのコレク
タ・エミツタと前記電界効果トランジスタのドレ
イン・ソースとの直列回路を介して外部に供給さ
れる電流の開閉を行う装置において、 前記バイポーラトランジスタのベース及び電界
効果トランジスタのソースに、それぞれ新たなト
ランジスタのコレクタ(ドレイン)及びエミツタ
(ソース)を接続するとともに、この新たなトラ
ンジスタのコレクタ(ドレイン)・ベース(ゲー
ト)間に並列にツエナダイオードを該トランジス
タのベース(ゲート)電流を阻止する極性に接続
したことを特徴とする半導体装置。
[Claims] 1. Connecting the emitter of a bipolar transistor and the drain of a field effect transistor, applying a switching signal voltage between the gate and source of the field effect transistor, and connecting the collector and emitter of the bipolar transistor to the field effect transistor. In a device for switching a current supplied to the outside through a series circuit with the drain and source of a new transistor, the base of the bipolar transistor and the source of the field effect transistor are connected to the collector (drain) and emitter (source ), and a Zener diode is connected in parallel between the collector (drain) and base (gate) of this new transistor with a polarity that blocks the base (gate) current of the new transistor.
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