JPH0374731A - Error detecting circuit for decoder output signal - Google Patents
Error detecting circuit for decoder output signalInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、デコーダ出力信号のエラー検出回路に関する
。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an error detection circuit for decoder output signals.
従来この種のエラー検出は、例えばデコーダの出力信号
が４ビツトの場合、第２図のエラー検出回路５−２のよ
うな回路で、転送された信号ビットに論理値“１″が２
個以上存在するか又は１個も存在しない場合をエラーと
するエラー情報を、エラー情報格納レジスタ５−３に格
納するか、第３図のように出力側のパリティビット付加
回路６−３によって信号にパリティビットを付加し、入
力側のＥｘ、ＯＲ回路７−２でパリティビットを含む全
ビットなＥｘ、ＯＲＬ、その結果をエラー情報としてエ
ラー情報格納レジスタ７−３に格納し、その内容を参照
することによってエラーを検出している。Conventionally, this type of error detection has been carried out using a circuit such as the error detection circuit 5-2 shown in FIG. 2, when the output signal of a decoder is 4 bits.
Error information indicating that it is an error if there are more than one bit or no bit exists is stored in the error information storage register 5-3, or as a signal by the parity bit adding circuit 6-3 on the output side as shown in Fig. 3. A parity bit is added to the Ex and OR circuit 7-2 on the input side, and the Ex and OR circuit 7-2 stores all bits including the parity bit in the Ex and OR circuit.The result is stored as error information in the error information storage register 7-3, and its contents are referred to. Errors are detected by
上述した従来のエラー検出回路では、次のような問題点
を有している。The conventional error detection circuit described above has the following problems.
第２図のエラー検出回路５−２のような回路は、２ビツ
ト以上のエラーが生じた場合の検出率は高いが、デコー
ダから出力、転送される信号のビット数が８ビツト以上
の場合、Ｅｘ、ＯＲ回路あるいはＥｘ、ＮＯＲ回路に比
べ必要となるゲートの数が飛隨的に増大するので、消費
電力の増加やゲートの故障等による回路誤動作の確率が
高くなる等の問題が生じる。A circuit like the error detection circuit 5-2 in FIG. 2 has a high detection rate when an error of 2 bits or more occurs, but when the number of bits of the signal output and transferred from the decoder is 8 bits or more, Since the number of required gates increases dramatically compared to an Ex, OR circuit or an Ex, NOR circuit, problems arise such as increased power consumption and a higher probability of circuit malfunction due to gate failure.
また、第３図のようにデコーダの出力にパリティビット
を付加するエラー検出回路では、パリティビット付加回
路６−３と、パリティビット用の信号線３−１及び信号
ｐｉｎ３−２．３−３が必要となり、これらの回路、信
号線、信号ｐｉｎ等は消費電力の増加及び信頼性、配線
性の低下を招くという欠点がある。In addition, in the error detection circuit that adds a parity bit to the output of the decoder as shown in FIG. These circuits, signal lines, signal pins, etc. have the drawbacks of increasing power consumption and deteriorating reliability and wiring performance.
本発明のデコーダ出力信号のエラー検出回路は、入力信
号のＥｘ、ＯＲ又はＥｘ、ＮＯＲを行なってエラー情報
を出力する論理回路と、そのエラー情報を格納するエラ
ー情報格納レジスタを有している。The decoder output signal error detection circuit of the present invention includes a logic circuit that performs Ex, OR or Ex, NOR on input signals and outputs error information, and an error information storage register that stores the error information.
次に本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing one embodiment of the present invention.
図中１は出力側回路を有する集積回路チップ（以下ＬＳ
Ｉチップと称す）で、１−１はデコーダ、１−２はデコ
ーダの出力信号を転送するｌ／ジスタ、２は入力側回路
を有するＬＳＩチップ、２−１は入力信号を受けるレジ
スタ、２−２は転送されたデコーダ出力信号の全信号ビ
ットのＥｘ。In the figure, 1 is an integrated circuit chip (hereinafter referred to as LS) having an output side circuit.
(referred to as an I chip), 1-1 is a decoder, 1-2 is an l/registor that transfers the output signal of the decoder, 2 is an LSI chip having an input side circuit, 2-1 is a register that receives input signals, and 2- 2 is Ex of all signal bits of the transferred decoder output signal.
ＮＯＲを行なってエラー情報を出力するエラー情報生成
回路、２−３はそのエラー情報を格納するエラー情報格
納レジスタ、３−１は信号線、３−２はＬＳＩチップの
ｐｉｎである。An error information generation circuit performs NOR and outputs error information, 2-3 is an error information storage register that stores the error information, 3-1 is a signal line, and 3-2 is a pin of the LSI chip.
本実施例においては、デコーダ１−１の出力信号は、出
力信号転送レジスタ１−２から入力信号レジスタ２−１
に転送され、更にエラー情報生成回路２−２でエラー情
報が生成されてエラー情報格納レジスタ２−３に格納さ
れる。In this embodiment, the output signal of the decoder 1-1 is transferred from the output signal transfer register 1-2 to the input signal register 2-1.
Further, error information is generated by the error information generation circuit 2-2 and stored in the error information storage register 2-3.
このとき、デコーダｌ−１の出力信号は表１に示した値
のいずれかであるから、エラー情報生成回路２−２の出
力は、エラーが生じていなければ“０″となり、エラー
情報格納レジスタ２−３に格納される。At this time, since the output signal of the decoder l-1 is one of the values shown in Table 1, the output of the error information generation circuit 2-2 becomes "0" if no error occurs, and the error information storage register 2-3.
また、１ビツトのエラーが生じていればエラー情報格納
レジスタ２−３には“１″が格納される。Furthermore, if a 1-bit error has occurred, "1" is stored in the error information storage register 2-3.
ここで、２ビツト、４ビツト・・・等偶数ビットのエラ
ーが生じた場合、エラー情報格納レジスタ２−３には“
０″が格納されエラーは検出することができないが、一
般に２ビツト以上のエラーの生じる確率は極めて低いの
で、エラー情報格納レジスタ２−３の内容を参照するこ
とにより、エラーを検出することができる。Here, if an error occurs in an even number of bits such as 2 bits, 4 bits, etc., "
0'' is stored and errors cannot be detected, but since the probability of an error of 2 bits or more occurring is generally extremely low, errors can be detected by referring to the contents of the error information storage register 2-3. .
以上説明したように本発明は、出力側から転送する複数
ビットの信号がデコーダの出力である場合、出力側でパ
リティピットを付加することなく転送し、入力側で信号
ビットのみをＥｘ、ＯＲあるいはＥｘ、ＮＯＲしてその
結果をエラー情報として格納し、それを参照することに
よってエラーを検出することにより、以下のような効果
がある。As explained above, in the present invention, when a multi-bit signal to be transferred from the output side is the output of a decoder, it is transferred without adding parity pits on the output side, and only the signal bits are exported, ORed, or By performing Ex and NOR, storing the result as error information, and detecting an error by referring to it, the following effects can be obtained.
第２図のようなエラー検出回路に対しては、デコーダか
ら出力転送される信号のビット数が８ビツト以上の場合
、使用するゲーＩ・数の大幅削減により消費電力を低減
し、信頼性を向上することができる効果がある。また、
第３図のデコーダ出力にパリティピットを付加するエラ
ー検出回路に対しては、パリティビット付加回路６−３
とパリティビット用の信号線３−１．信号ｐｉｎ３−２
．３−３が不要となり、これらの回路、信号線、信号ｐ
ｉｎ等の削除によって、消費電力を低減し信頼性、配線
性を向上することができる効果表 １For the error detection circuit shown in Figure 2, if the number of bits of the signal output and transferred from the decoder is 8 bits or more, the number of gates used can be significantly reduced to reduce power consumption and improve reliability. There are effects that can be improved. Also,
For the error detection circuit that adds parity pits to the decoder output in Fig. 3, the parity bit addition circuit 6-3
and parity bit signal line 3-1. Signal pin3-2
．． 3-3 is no longer necessary, and these circuits, signal lines, and signal p
Effect table 1 of reducing power consumption and improving reliability and wiring by deleting in etc.
第１図は本発明の一実施例を示すブロック図、第２図は
従来の第１の例を示すブロック図、第３図は従来の第２
の例を示すブロック図である。
１・・・・・・出力側ＬＳＩチップ、■−１・・・・・
・デコーダ、ｌ−２・・・・・・出力信号転送レジスタ
、２・・・・・・入力側ＬＳＩチップ、２−１・・・・
・・入力信号レジスタ、２−２・・・・・・エラー情報
生成回路（Ｅｘ、ＮＯＲ回路）、２−３・・・・・・エ
ラー情報格納レジスタ、３−１・・・・・・信号線、３
−２・・・・・・ＬＳＩチップの信号ｐｉｎ、４・・・
・・・出力側ＬＳＩチップ、４−１・・・・・・デコー
ダ、４−２・・・・・・出力信号転送レジスタ、５・・
・・・・入力側ＬＳＩチップ、５−１・・・・・・入力
信号レジスタ、５−２・・・・・・エラー情報生成回路
、５−３・・・・・・エラー情報格納レジスタ、６・・
・・・・出力側ＬＳＩチップ、６−１・・・・・・デコ
ーダ、６−２・・・・・・出力信号転送レジスタ、６−
３・・・・・・パリティピット付加回路、７・・・・・
・入力側ＬＳＩチップ、７−１・・・・・・入力信号レ
ジスタ、７−２・・・・・・エラー情報生成回路（Ｅｘ
、ＯＲ回路）、７−３・・・・・・エラー情報格納レジ
スタ。FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a block diagram showing a conventional first example, and FIG. 3 is a block diagram showing a conventional second example.
FIG. 2 is a block diagram illustrating an example. 1... Output side LSI chip, ■-1...
・Decoder, l-2... Output signal transfer register, 2... Input side LSI chip, 2-1...
...Input signal register, 2-2...Error information generation circuit (Ex, NOR circuit), 2-3...Error information storage register, 3-1...Signal line, 3
-2... LSI chip signal pin, 4...
...Output side LSI chip, 4-1...Decoder, 4-2...Output signal transfer register, 5...
...Input side LSI chip, 5-1...Input signal register, 5-2...Error information generation circuit, 5-3...Error information storage register, 6...
...Output side LSI chip, 6-1...Decoder, 6-2...Output signal transfer register, 6-
3... Parity pit addition circuit, 7...
・Input side LSI chip, 7-1...Input signal register, 7-2...Error information generation circuit (Ex
, OR circuit), 7-3...Error information storage register.
Claims (1)
信号について入力側でエラー検出を行なう回路において
、出力側から転送する複数ビットの信号がデコーダの出
力である場合、出力側で該信号の全ビットの排他的論理
和によって得られるビット（以下パリテイビットという
）等を付加することなく転送し、入力側で信号ビットの
みをＥｘ．ＯＲあるいはＥｘ．ＮＯＲ（排他的論理和の
反転出力）して、その結果をエラー情報として格納し、
該エラー情報を参照することによりエラーを検出するこ
とを特徴とするデコーダ出力信号のエラー検出回路。In a circuit that performs error detection on the input side for a signal consisting of multiple bits transferred from the output side to the input side, if the multiple bit signal transferred from the output side is the output of a decoder, all of the signals are detected on the output side. It is transferred without adding bits obtained by exclusive ORing of bits (hereinafter referred to as parity bits), and only signal bits are transferred on the input side as Ex. OR or Ex. NOR (invert output of exclusive OR) and store the result as error information,
An error detection circuit for a decoder output signal, characterized in that an error is detected by referring to the error information.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1212050A JPH0374731A (en) | 1989-08-16 | 1989-08-16 | Error detecting circuit for decoder output signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1212050A JPH0374731A (en) | 1989-08-16 | 1989-08-16 | Error detecting circuit for decoder output signal |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0374731A true JPH0374731A (en) | 1991-03-29 |
Family
ID=16616037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1212050A Pending JPH0374731A (en) | 1989-08-16 | 1989-08-16 | Error detecting circuit for decoder output signal |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0374731A (en) |
-
1989
- 1989-08-16 JP JP1212050A patent/JPH0374731A/en active Pending
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