JPH0365044B2 - - Google Patents

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JPH0365044B2
JPH0365044B2 JP56203182A JP20318281A JPH0365044B2 JP H0365044 B2 JPH0365044 B2 JP H0365044B2 JP 56203182 A JP56203182 A JP 56203182A JP 20318281 A JP20318281 A JP 20318281A JP H0365044 B2 JPH0365044 B2 JP H0365044B2
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power supply
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Description

【発明の詳細な説明】 本発明は電力増幅器に関し、特に電力損失を軽
減した高効率の電力増幅器に関するものである。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a power amplifier, and more particularly to a highly efficient power amplifier with reduced power loss.

従来の電力増幅回路においては、電源電圧を一
定に設定してこれにより出力増幅トランジスタへ
給電を行つている関係上、当該電源電圧レベル
は、負荷に要求される最大電力により決定される
高い値となつている。そのために信号レベルが小
なる場合にも、この高い電源が出力増幅トランジ
スタに給電されているからこのトランジスタによ
る電力損失が著しく大となり、電力変換効率が悪
くまた放熱のための放熱器が大となり装置の小型
化を阻止している。オーデイオ機器においては、
一般に平均入力信号レベルは小であることから、
オーデイオ用電力アンプでは、上記問題は顕著で
ある。
In conventional power amplifier circuits, the power supply voltage is set constant and supplies power to the output amplification transistor, so the power supply voltage level is a high value determined by the maximum power required by the load. It's summery. Therefore, even when the signal level is small, this high power supply is being fed to the output amplification transistor, so the power loss due to this transistor is extremely large, resulting in poor power conversion efficiency and a large heatsink for heat dissipation. This prevents the miniaturization of the In audio equipment,
Since the average input signal level is generally small,
The above problem is noticeable in audio power amplifiers.

これら問題点を解決すべく、増幅トランジスタ
への供給電源電圧レベルを信号レベルに応じて変
化させて電力効率改善を行う方式が提案されてい
る。かかる方式では、いずれも出力トランジスタ
のコレクタ電圧を変化されるものであり、一方、
トランジスタ素子ではコレクタ・ベース間等価容
量Cobやコレクタ・エミツタ間内部アドミツタン
スhoe等があるから、上記コレクタ電圧の変化に
より、Cobを介してその変化がベース入力へ帰還
されたりまた、hoeを介してエミツタにその変化
が帰還される等の問題がある。特にCobによる影
響は高周波領域になる程大となり、増幅器の負帰
還が高周波領域になる程かけにくくなることとな
つて、負帰還による改善は困難である。従つて、
高域程歪が増大するという欠点がある。
In order to solve these problems, a method has been proposed in which power efficiency is improved by changing the power supply voltage level to the amplification transistor according to the signal level. In all such methods, the collector voltage of the output transistor is changed;
Since a transistor element has an equivalent capacitance Cob between the collector and base and an internal admittance hoe between the collector and emitter, the change in the collector voltage mentioned above is fed back to the base input via Cob, and is also fed back to the emitter via hoe. There are problems such as the changes being returned to the system. In particular, the effect of Cob becomes greater in the higher frequency range, and it becomes more difficult to apply negative feedback of the amplifier in the higher frequency range, making it difficult to improve by negative feedback. Therefore,
The disadvantage is that distortion increases as the frequency range increases.

本発明の目的は上記欠点を除去して高効率化を
図り得る電力増幅器を提供することである。
SUMMARY OF THE INVENTION An object of the present invention is to provide a power amplifier that can eliminate the above drawbacks and achieve high efficiency.

本発明による電力増幅器は、異なる電圧レベル
を有する電源より夫々給電される第1及び第2の
トランジスタを等価的にダーリントン構成とし、
また高レベルの電源より給電される第2及び第3
のトランジスタを等価的にインバーテツドダーリ
ントン構成とし、低出力時には、第1及び第2の
トランジスタによるダーリントン構成により負荷
へ電力を供給し、高出力時には第2及び第3のト
ランジスタによるインバーテツドダーリントン構
成により負荷へ電力を供給するようにしたことを
特徴としている。
The power amplifier according to the present invention has first and second transistors each supplied with power from power sources having different voltage levels, each having an equivalent Darlington configuration,
Also, the second and third
When the output power is low, power is supplied to the load through the Darlington configuration using the first and second transistors, and when the output is high, the power is supplied to the load using the inverted Darlington configuration using the second and third transistors. It is characterized in that power is supplied to the load depending on the configuration.

以下に図面を用いて本発明について説明する。 The present invention will be explained below using the drawings.

第1図は本発明の原理を示す回路図であり、第
1の電源1と第2の電源2とが設けられており、
第1及び第2の電源の各出力VL及びVHとの関係
はVL<VHなるように設定されている。第1の電
源電圧VLは一方向性ダイオードD1を介して第1
のNPNトランジスタQ1の給電端子であるコレク
タへ印加されており、そのエミツタフオロワ出力
が負荷RLへ供給されている。第2の電源電圧VH
は低抵抗R1を介して第2のNPNトランジスタQ2
のコレクタへ給電されており、このエミツタ出力
がトランジスタQ1のベース入力となつて、両ト
ランジスタは等価的にダーリントン接続構成とな
つている。
FIG. 1 is a circuit diagram showing the principle of the present invention, in which a first power source 1 and a second power source 2 are provided,
The relationship between the outputs V L and V H of the first and second power supplies is set so that V L <V H. The first power supply voltage V L is connected to the first voltage through the unidirectional diode D 1 .
The voltage is applied to the collector which is the power supply terminal of the NPN transistor Q1 , and its emitter follower output is supplied to the load RL . Second power supply voltage V H
is the second NPN transistor Q 2 through the low resistance R 1
The emitter output serves as the base input of transistor Q1 , and both transistors are equivalently connected in a Darlington configuration.

また、エミツタに第2の電源電圧が給電された
第3のPNPトランジスタQ3が設けられており、
第2のトランジスタQ2のコレクタがベースに接
続されそのコレクタが第1のトランジスタのエミ
ツタに接続されている。従つて、トランジスタ
Q2のエミツタとトランジスタQ3のコレクタとは、
トランジスタQ1のベース・エミツタ間PN接合を
介して接続されていることになり、これら両トラ
ンジスタQ2,Q3はインバーテツドダーリントン
接続構成となつている。
Further, a third PNP transistor Q 3 whose emitter is supplied with the second power supply voltage is provided,
The collector of the second transistor Q2 is connected to the base and its collector is connected to the emitter of the first transistor. Therefore, the transistor
The emitter of Q 2 and the collector of transistor Q 3 are
The base and emitter of transistor Q 1 are connected via a PN junction, and both transistors Q 2 and Q 3 have an inverted Darlington connection configuration.

かかる構成において、回路入力viすなわち回路
出力v0のレベルが小でv0<+VLであれば、ダイ
オードD1はオンとなつてトランジスタQ1のコレ
クタには第1の電源電圧VLが給電される。この
時抵抗R1を小さく設定しておけば第3のトラン
ジスタQ3をオフに維持しておくことができるか
ら、小信号時の等価回路は第2図の如くなり、第
1及び第2のトランジスタQ1,Q2はダーリント
ン接続されたエミツタフオロワとして動作する。
この時の第1のトランジスタQ1の消費電力PC1
は、 PC1=(VL−v0)・iQ1 ……(1) となる。ここに、iQ1はトランジスタQ1の電流で
ある。
In this configuration, if the level of the circuit input v i , that is, the circuit output v 0 is small and v 0 <+V L , the diode D 1 is turned on and the first power supply voltage V L is applied to the collector of the transistor Q 1 . Powered. At this time, if the resistor R 1 is set small, the third transistor Q 3 can be kept off, so the equivalent circuit at the time of a small signal is as shown in Figure 2, and the first and second transistors Transistors Q 1 and Q 2 operate as Darlington-connected emitter followers.
Power consumption of the first transistor Q1 at this time P C1
is, P C1 = (V L −v 0 )・i Q1 ……(1). Here, i Q1 is the current of transistor Q1 .

次に、入力信号viが増大してv0≧VLとなれば、
トランジスタQ1は飽和状態となりダイオードD1
がオフとなるから、トランジスタQ1のコレクタ
への給電は断となる。そして、抵抗R1の両端電
圧も増大するから第3のトランジスタQ3がオン
となる。従つて、この時の等価回路は第3図に示
すようになる。ここに、DはトランジスタQ1
ベース・エミツタ間接合ダイオードを示してい
る。すなわち、トランジスタQ2,Q3によりイン
バーテツドダーリントン接続構成のエミツタフオ
ロワ回路となり、負荷RLへの電力供給が主とし
て第3のトランジスタQ3によつてなされる。こ
こで、トランジスタQ3の消費電力PC3は、 PC3=(VH−v0)・iQ3 ……(2) と表わされる。ここにiQ3はトランジスタQ3に流
れる電流である。
Next, if the input signal v i increases and v 0 ≧ V L , then
Transistor Q 1 becomes saturated and diode D 1
is turned off, the power supply to the collector of transistor Q1 is cut off. Then, since the voltage across the resistor R1 also increases, the third transistor Q3 is turned on. Therefore, the equivalent circuit at this time is as shown in FIG. Here, D indicates a base-emitter junction diode of the transistor Q1 . That is, the transistors Q 2 and Q 3 form an emitter follower circuit with an inverted Darlington connection configuration, and power is supplied to the load R L mainly by the third transistor Q 3 . Here, the power consumption P C3 of the transistor Q 3 is expressed as P C3 = (V H −v 0 )·i Q3 (2). Here, i Q3 is the current flowing through transistor Q3 .

いま、トランジスタQ1,Q3の能動状態におけ
るhfe(電流増幅率)は共に十分大きいものとすれ
ば、各ベース電流は無視可能であるから、負荷電
流は共にiQ1,iQ3が支配的となり、そして負荷電
流はv0/RLであるから、(1)、(2)式は PC1≒(VL−v0)・v0/RL ……(3) PC3≒(VH−v0)・v0/RL ……(4) となる。よつて、小信号時v0<VLの時には(3)式
が成立して、消費電力は低い電源電圧VLにて決
定されるので、VH>VLとすることにより効率改
善が図れる。
Now, assuming that the hfe (current amplification factors) of transistors Q 1 and Q 3 in their active states are both sufficiently large, each base current can be ignored, so the load current is dominated by i Q1 and i Q3 . , and the load current is v 0 /R L , so equations (1) and (2) are P C1 ≒ (V L − v 0 )・v 0 /R L ...(3) P C3 ≒ (V H −v 0 )・v 0 /R L ...(4). Therefore, when v 0 <V L at the time of a small signal, equation (3) holds true and power consumption is determined by a low power supply voltage V L , so efficiency can be improved by setting V H > V L. .

ここで、VL,VHをそれぞれ一定電圧とすれば、
トランジスタQ1,Q3のコレクタ・エミツタ間電
圧VCEは出力v0のみに支配されるからこのVCE
変化による前述した欠点は排除される。もつと
も、VCEによる変化の欠点を考慮しなければ、
VL,VHを信号レベルに応じて変化するようにす
れば効率改善が一層期待される。
Here, if V L and V H are each constant voltage, then
Since the collector-emitter voltage V CE of the transistors Q 1 and Q 3 is controlled only by the output v 0 , the above-mentioned drawbacks due to changes in V CE are eliminated. However, if we do not take into account the drawbacks of changes caused by V CE ,
Further improvement in efficiency is expected if V L and V H are changed according to the signal level.

第4図は本発明の実施例回路図であり、第1図
の回路をB級プツシユプルアンプに用いた場合の
例である。第1図と同等部分は同一符号が付され
ており、また負側については正側素子と同等符号
に「′」を付して示している。
FIG. 4 is a circuit diagram of an embodiment of the present invention, and is an example in which the circuit of FIG. 1 is used in a class B push-pull amplifier. Components equivalent to those in FIG. 1 are denoted by the same reference numerals, and the negative side is shown by adding "'" to the same reference numerals as the positive side elements.

電圧増幅段は、トランジスタQ4,Q5及び電流
源I1よりなる差動アンプ構成であり、トランジス
タQ4のコレクタ負荷R2による出力がドライバト
ランジスタQ6のベース入力となつている。この
トランジスタQ6のコレクタ出力がトランジスタ
Q2,Q2′のベースへ供給されている。尚、ダイオ
ードD2、抵抗R3及び電流源I0により出力トラン
ジスタQ1〜Q3,Q1′〜Q3′のバイアス回路が構成
されている。
The voltage amplification stage has a differential amplifier configuration including transistors Q 4 and Q 5 and a current source I 1 , and the output from the collector load R 2 of the transistor Q 4 is the base input of the driver transistor Q 6 . The collector output of this transistor Q6 is a transistor
It is supplied to the bases of Q 2 and Q 2 ′. Note that a bias circuit for the output transistors Q1 to Q3 and Q1 ' to Q3 ' is configured by the diode D2 , the resistor R3 , and the current source I0 .

このように、本発明によれば簡単な構成で電力
効率の改善が可能であると共に各トランジスタの
コレクタの電位は電源により変動しないので、
Cobやhoe等の悪影響をなくすことができる。
As described above, according to the present invention, it is possible to improve power efficiency with a simple configuration, and the potential of the collector of each transistor does not vary depending on the power supply.
It can eliminate the negative effects of cob, hoe, etc.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の原理を示す回路図、第2図及
び第3図は第1図の回路の各動作状態における等
価回路図、第4図は本発明の実施例の回路図であ
る。 主要部分の符号の説明、1……第1の電源、2
……第2の電源、Q1……第1のトランジスタ、
Q2……第2のトランジスタ、Q3……第3のトラ
ンジスタ、D1……給電阻止用ダイオード、RL
…負荷。
FIG. 1 is a circuit diagram showing the principle of the present invention, FIGS. 2 and 3 are equivalent circuit diagrams of the circuit in FIG. 1 in various operating states, and FIG. 4 is a circuit diagram of an embodiment of the present invention. Explanation of symbols of main parts, 1...first power supply, 2
... second power supply, Q 1 ... first transistor,
Q 2 ... second transistor, Q 3 ... third transistor, D 1 ... power supply blocking diode, R L ...
…load.

Claims (1)

【特許請求の範囲】[Claims] 1 第1の電源と、前記第1の電源電圧より高い
電圧を発生する第2の電源と、前記第1の電源に
より給電される第1のトランジスタと、前記第2
の電源により給電され制御端子に入力信号が印加
される第2のトランジスタと、前記第2の電源に
より給電される第3のトランジスタとを含み、前
記第1のトランジスタと前記第2のトランジスタ
とが等価的にダーリントン接続構成され前記第1
のトランジスタの出力端子より出力を得る第1の
ダーリントン回路と、前記第2のトランジスタと
前記第3のトランジスタとが等価的にインバーテ
ツドダーリントン接続構成され前記第3のトラン
ジスタの出力端子より出力を得る第2のダーリン
トン回路とを有し、前記第1のトランジスタの出
力端子と前記第3のトランジスタの出力端子との
接続点より導出された回路出力によつて負荷を駆
動するようにした電力増幅器であつて、前記回路
出力レベルが前記第1の電源電圧よりも小のとき
に前記第3のトランジスタをオフとする手段と、
前記回路出力レベルが前記第1の電源電圧よりも
大のときに前記第1のトランジスタへの給電を断
とする手段とを備えたことを特徴とする電力増幅
器。
1 a first power source, a second power source that generates a voltage higher than the first power source voltage, a first transistor powered by the first power source, and a second power source.
a second transistor that is powered by a power source and has an input signal applied to a control terminal; and a third transistor that is powered by the second power source, and the first transistor and the second transistor are connected to each other. equivalently configured with a Darlington connection and said first
A first Darlington circuit obtains an output from an output terminal of a transistor, and the second transistor and the third transistor are configured to be equivalently inverted Darlington circuits, and the output is obtained from an output terminal of the third transistor. and a second Darlington circuit to drive a load with a circuit output derived from a connection point between the output terminal of the first transistor and the output terminal of the third transistor. means for turning off the third transistor when the circuit output level is lower than the first power supply voltage;
A power amplifier comprising means for cutting off power supply to the first transistor when the circuit output level is higher than the first power supply voltage.
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JPS5428350B2 (en) * 1976-02-04 1979-09-17
JPS5686521A (en) * 1979-11-23 1981-07-14 Thomson Csf Method and circuit for controlling darlington circuit

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