JPH0364913B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、アナログ信号の乗算回路すなわち
利得制御回路に関するものであり、更に詳しく述
べると、アーリー効果に依るエラーを十分に補正
するための補償が行なわれた電圧制御増幅器に関
するものである。

多くのシステム、特に音声および映像信号を処
理するシステムには、電気的指令もしくは制御信
号に応答して制御される信号利得制御回路が含ま
れている。市場にでている信号利得制御回路の一
例として、1973年１月30日にデービツド・イー・
ブラツクマー（David E.Blackmer）氏に与えら
れた米国特許第3714462号明細書に説明され、ク
レームされた型式の乗算回路がある。該回路は、
マサチユーセツツ（Massachusetts）の会社であ
るDBX株式会社によつてライセンス契約され、
かつ製造された。この回路を、以下、DBX乗算
回路として参照することにする。DBX乗算回路
には、一般に、入力信号の対数関数として第一の
信号を回路に供給するための手段と、第一の信号
に制御信号を代数的に加えるための手段とが含ま
れている。信号利得は、制御信号レベルの関数で
ある。また、回路には、第一信号および制御信号
の代数和の真数の関数として出力信号を発生する
ための手段が含まれている。DBX乗算回路は、
入力信号は、正極性および負極性のいずれでもよ
いし、また両方でもよく、双極性のものである。
該回路によつて与えられる利得は、増幅もしくは
減衰のいずれでもよい。

好ましいDBX乗算回路には、演算増幅器と利
得セルとが含まれている。利得セルは、それぞれ
が、対数−線型のベース・エミツタ電圧
（Vbe）／コレクタ電流（Ic）の転送特性を有し、
それぞれ増幅器の反対の導電型のフイードバツク
経路に接続される。少なくとも二つのトランジス
タを含んでいる。この二つのトランジスタは、正
極性および負極性の入力電流信号に応答して対数
の電圧信号をそれぞれ発生する。また、利得セル
には、対数−線型のVbe／Ic転送特性を示し、そ
れぞれ対数信号変換トランジスタに接続された少
なくとも二つの他のトランジスタが含まれてい
る。これらの二つの他のトランジスタは、対数信
号および制御電圧信号の代数和の真数の関数とし
ての出力信号をそれぞれ発生する。トランジスタ
の利得は、選択されたトランジスタのベースに印
加された制御電圧に依つて制御可能である。

DBX乗算回路の好ましい利得セルは、一方の
極性の入力信号に対してPNP伝導型の少なくと
も二つのトランジスタと、他方の極性の入力信号
に対してNPN伝導型の少なくとも二つのトラン
ジスタを含んでいる。それぞれのVbe／Ic転送特
性（それらの半導体領域を含む）について、
NPNトランジスタとPNPトランジスタとが平衡
するようにあらゆる努力が行なわれているが、回
路が集積回路技術に依つて製造される場合でも、
通常トランジスタは完全には平衡しない。例え
ば、一つのトランジスタが残りのトランジスタの
面積とは異なる面積を有すると、所定の制御信号
に対して、セルは、一方の極性の入力信号レベル
に対して、他方の極性の入力信号レベルについて
の信号利得とは異なる信号利得を与えるだろう。
これによつて信号歪みが生じることになる。

歪みに加えて、利得セルが出力エラー信号を発
生する場合には、オフセツトの問題が存在する。
例えば、真数トランジスタの中の一つのトランジ
スタの面積が残りのトランジスタの面積の99％で
ある場合には、利得１に対して、より少ない面積
の真数トランジスタのコレクタ電流は、他の真数
トランジスタのコレクタ電流の99％であるだろ
う。この結果、0.01の出力エラーが生じる。この
問題は、１以外の利得設定の場合にも生じる。

従つて、米国特許第3714462号明細書に説明さ
れているように、所定の制御信号レベルについ
て、一方の極性の入力信号に対してセルによつて
与えられる利得が、他方の極性の入力信号に対し
てセルにより与えられる利得と一致するように、
平衡に調整された電圧が一つのトランジスタのベ
ース印加される。典型的には、平衡調整電圧は、
セル利得が１に設定された（すなわち、制御電圧
は零）ポテンシヨメータによつて供給される。セ
ルは、すべてのトランジスタが実質的に平衡して
いるかのように機能する一方、利得が１から変わ
ると、歪みとオフセツトの問題かアーリー効果に
よつて生じる。

特に、トランジスタにおいて、IcとVbeとの理
想的な関係は、次式の通りである。

Ic＝Is〔exp（Vbe／Vt）−１〕 (1) ここで、Icは、トランジスタのコレクタ電流で
あり、Isは、トランジスタの逆飽和電流である。
expは、自然指数関数を表わす。Vbeは、トラン
ジスタのベース・エミツタ接合の電圧で、Vtは、
動作温度の関数である熱電圧である。

(1)式は、コレクタ電流Icが、トランジスタのコ
レクタとベース間の電圧、すなわちVcbと無関数
であることを示すように見えるが、実際はそうで
はない。トランジスタが無限大の出力インピーダ
ンス（すなわち、IcがVcbのすべての値に対して
一定である）を持つていると、理想的な関係が存
在するが、実際には、Icは、Vcbが増加すると、
増加する。DBX乗算回路において、Icの増加と
Vcbの増加との比が大きくなるほど、トランジス
タの動作が悪くなる。

コレクタ・ベース電圧の増加に対するコレクタ
電流の増加は、アーリー効果と呼ばれる。アーリ
ー効果は、ベース・コレクタ接合の電圧が増加す
るにつれて、接合の幅が増加し、ベース領域が狭
くなるという事実に因る。これによつて、ベース
領域のキヤリア分布に大きな勾配が形成され、コ
レクタ電流が増加する。アーリー効果の説明に関
しては、例えば、ミルンズ，エイ．ジー．
（Milnes，A.G）著、「半導体装置と集積エレクト
ロニクス」（Semiconductor Devices and
Integrated Electronies）ヴアン、ノストラン
ド、ラインホルド、カンパニー（Van Nostrand
Reinhold Company）発行、1980年、ニユーヨー
ク）の205頁を参照されたい。ベース領域におけ
るこの変化によつて、(1)式の飽和電流Isの値が変
化する。利得セルのトランジスタが平衡関係にあ
ると、トランジスタの飽和電流は効果的に平衡す
る。

DBX乗算回路の利得セル内のトランジスタの
Isの変化によつて、利得セル中に不平衡がもたら
される。しかしながら、DBX乗算回路の利得セ
ルの全てのトランジスタが同じアーリー効果を示
すと、すなわち、各トランジスタのコレクタ電流
がコレクタ・ベース電圧の関数として実質的に同
様の変化をすると、問題がない。セルが、利得１
で動作する場合、セルの利得は、正と負の入力信
号について平衡するように平衡調整電圧が供給さ
れるので、利得は、制御電圧の変化が生じても、
利得セルのトランジスタの動作が同一であるか
ら、正と負の入力信号について平衡のままであろ
う。しかしながら、実際には、異なるトランジス
タ、特に、逆の伝導型（NPNとPNP）のトラン
ジスタは、しばしば異なるアーリー効果を示す。
それ故、制御信号が、利得セルの一つのNPNト
ランジスタと一つのPNPトランジスタに印加さ
れる場合、セル中に不平衡が生じる。この結果、
利得が１から変わると、歪みとオフセツトが利得
セルによつて発生されることになる。

それ故この発明の一般的な目的は、先に述べた
従来技術の問題を解決し、改良された乗算回路を
提供することにある。

この発明のもう一つの目的は、利得セルを構成
するトランジスタのアーリー効果に因る歪みとオ
フセツトが、制御電圧のレベルが変化しても、実
質的に零である利得セルを含んでいる型式の改良
された乗算回路を提供することにある。

この発明のこれらおよび他の目的は、利得セル
を含んでいる型式の改良された乗算回路によつて
実現される。この改良された回路は、制御信号の
関数としての補正信号を発生するための手段と、
該補正信号を、セルの中の選択されたトランジス
タのベースに供給し、制御信号のレベルの変化に
応じてセルのトランジスタが示すアーリー効果に
よる変化を実質的に補正するための手段とを含ん
でいる。

この発明の他の目的は、一部分は明らかであ
り、また一部分は以下に明らかとなるだろう。従
つて、この発明は、要素の組み合わせから成る回
路で構成され、この各部分の構成は、以下の詳細
な説明で例示されその範囲は、クレームに示され
るだろう。

この発明の性質および目的の更に完全なる理解
のために、添付図面および詳細な説明を参照され
たい。

以下、図面を参照してこの発明を詳細に説明す
る。

第１図において、示される乗算回路は、一方の
極性もしくは両方の極性の入力信号を受け取るた
めの入力端子１００を含んでいる。入力端子１０
０は、演算増幅器１０２の反転入力に接続され
る。演算増幅器１０２は、接地された非反転入力
と、入力信号の各極性について一つづつ、合わせ
て二つのフイードバツク経路を介して反転入力に
接続される出力とを有する。それぞれのフイード
バツク経路には、４つのトランジスタから成る利
得セル１０４の中の二つの対数トランジスタ１０
６と１０８のベース・エミツタ接合が含まれてい
る。特に、増幅器１０２の出力は、抵抗１１０を
介してPNPの対数トランジスタ１０６のエミツ
タに接続される。対数トランジスタ１０６は、抵
抗１１２を介して接地されるベースと、増幅器１
０２の反転入力に直接接続されるコレクタとを有
する。同様に、増幅器１０２の出力は、抵抗１１
４を介して、NPN対数トランジスタ１０８のエ
ミツタに接続され、対数トランジスタ１０８のコ
レクタは、増幅器１０２の反転入力に接続され
る。PNP対数トランジスタ１０６は、NPN真数
トランジスタ１１８のエミツタに接続されるエミ
ツタを有し、一方、NPN対数トランジスタ１０
８は、NPN真数トランジスタ１２０のエミツタ
に接続されるエミツタを有する。真数トランジス
タ１１８と１２０のコレクタは、結合されて回路
の出力端子となり、セル１０４の出力端子１２２
を形成する。端子１２２は、実質的に接地のよう
な低インピーダンス点に接続される。かくして、
対数トランジスタ１０６と真数トランジスタ１１
８は、一方の極性の入力信号に対して第一の信号
処理経路を形成し、一方対数トランジスタ１０８
と真数トランジスタ１２０は、他方の極性の入力
信号に対して第二の信号処理経路を形成する。対
数トランジスタ１０６もしくは１０８によつて供
給される対数信号に制御信号を代数加算するため
に、制御信号を受け取る制御信号端子１２４は、
真数トランジスタ１１８と対数トランジスタ１０
８のベースに接続され、トランジスタ１１８のベ
ースは、抵抗１２８に接続される。トランジスタ
１０６と１１８間、およびトランジスタ１０８と
１２０間に不一致が生じる場合、利得の対称性
は、調整可能なポテンシオメータ１３０を抵抗１
３１を介してトランジスタ１２０のベースに接続
することによつて与えられる。トランジスタ１２
０のベースは、抵抗１３２を介して接地される。
最後に、セル１０４は、PNPトランジスタ１０
６と１１８の共通のエミツタを電流源１３４に接
続し、NPNトランジスタ１０８と１２０の共通
エミツタを電流源１３６に接続することによつて
得られるバイアス電流によつてバイアスされる。

トランジスタ１０６のベースを直接接地し、抵
抗１２８を取り去ると、米国特許第3714462号明
細書に示される回路と同一のものとなる。しかし
ながら、利得１（端子１２４における制御電圧が
零）における歪およびオフセツトを実質的に減じ
たり、取り除くようにポテンシヨメータ１３０を
セツトすることによつて、制御信号の振幅の絶対
値が増加すると（利得が１から変わると）、歪と
オフセツトが、トランジスタ１０８と１１８が示
す異なるアーリー効果に依つて増加する。

この発明に依ると、トランジスタ１０６，１０
８，１１８、および１２０によつて示されるアー
リー効果の差を補正するために、トランジスタ１
２０のベースに制御電圧の関数として供給される
補正信号を供給するための手段が設けられる。ア
ーリー効果における差の、制御電圧の関数として
の正確な関係は、線型関数で近似することができ
る。

V補正＝Ｋ・V制御 (2) ここで、Ｋは定数である。

この結果、この発明の好ましい実施例におい
て、抵抗１２８は、トランジスタ１１８のベース
と、トランジスタ１２０のベースとの間に直接接
続される。かくして、抵抗１２８と１３２は、電
圧分割器として機能する。抵抗１３２と抵抗１２
８の典型的な抵抗値は、それぞれ２００Ｋオーム
と50オームで、およそ4000の分割器である。もち
ろん、これらの値は他の値であつてもよい。かく
して、この例の場合、V_SYM＝V対称の値は、最
初、ポテンシヨメータ１３０によつて利得が１
（Ec＝０）になるようにセツトされ、補正信号が
トランジスタ１２０のベース上の対称性調整信号
に加えられる。この補正信号は、トランジスタの
アーリー効果の差を補正するために、制御電圧
（Ec）の値のおよそ1/4000に等しい。

第１図に示される構成は、トランジスタ１１８
がトランジスタ１０８よりも大きなアーリー効果
を示す場合には、満足できるものであるが、逆の
場合には、抵抗１２８は、第３図に示されるよう
に、トランジスタ１０８と１１８の共通ベースと
トランジスタ１０６のベースとの間に接続される
だろう。かくして、抵抗１２８と１１２は、(2)式
の定数Ｋを決定するための抵抗分割器を形成し、
補正信号がトランジスタ１０６のベースに加えら
れる。また、この発明を、４つのトランジスタか
ら成る利得セル１０４について説明したが、第２
図に示されるような８つのトランジスタから成る
利得セル１３８のような他の利得セルについても
容易に適用できるものである。

第２図において、増幅器１０２のそれぞれのフ
イードバツク経路には、一対の対数トランジスタ
が含まれており、同様に、それぞれの真数経路に
は、一対の真数トランジスタが含まれている。特
に、NPNの対数トランジスタ１４０のエミツタ
は、対数トランジスタ１０６のエミツタに接続さ
れ、また、そのコレクタは、抵抗１４２と抵抗１
１０を介して増幅器１０２の出力に接続されてい
る。同様に、PNP対数トランジスタ１４４のエ
ミツタは、トランジスタ１０８のエミツタに接続
され、そのコレクタは、抵抗１４６と抵抗１１４
を介して増幅器１０２の出力に接続される。付加
されたNPN真数トランジスタ１４８のエミツタ
は、トランジスタ１１８のエミツタに接続され、
そのコレクタは、抵抗１５０を介して抵抗１４２
と１１０の結合点に接続される。同様に、付加さ
れたPNP真数トランジスタ１５２のエミツタは、
トランジスタ１２０のエミツタに接続され、その
コレクタは、抵抗１５４を介して抵抗１４６と１
１４との結合点に接続される。

付加されたNPN型の対数および真数トランジ
スタ１４０と１４８のベースは、それぞれ他のト
ランジスタのコレクタに接続される。同様に、付
加されたPNP型の対数および真数トランジスタ
１４４と１５２のベースは、それぞれ他のトラン
ジスタのコレクタに接続される。制御電圧は、第
１図の場合と同様に、トランジスタ１０８と１１
８のベースに印加される。同様に、対称性調整電
圧（４つのトランジスタ１０６，１４０，１４
８，１１８と４つのトランジスタ１０８，１４
４，１５２，１２０との間の不平衡を補正する点
で第１図と異なる）は、第１図の場合と同様に、
トランジスタ１２０のベースに供給される。最後
に、アーリー効果補正信号が同一の方法でトラン
ジスタ１２０のベースに供給される。

制御信号の関数として補正信号を印加すること
によつて、利得セル１０４と１３８のトランジス
タ１０８と１１８のアーリー効果における差異に
よつて生じる歪みとオフセツトの問題は、十分に
減じられあるいは除去される。補正信号と制御信
号との関係は、およそ線型であるから、対称性調
整信号を受け取るトランジスタ１２０のベース
と、制御信号を受け取るトランジスタ１１８のベ
ースとの間に線型抵抗１２８を接続するかもしく
は、先に説明したように、トランジスタ１０８の
ベースと、制御信号を受け取るトランジスタ１１
８のベースを接続することによつて容易に実現す
ることができる。

以上説明した回路は、本発明の範囲内で種々変
更可能であり、添付図面に関連した以上の説明
は、例示的なものであり、限定した意味で解釈さ
れるべきでないことを理解されたい。

【図面の簡単な説明】

第１図は、本発明の好ましい実施例に依る、４
つのトランジスタから成る利得セルを含んでいる
乗算回路の回路図である。第２図は、本発明の好
ましい実施例に依る、８つのトランジスタから成
る利得セルを含んでいる乗算回路の回路図であ
る。第３図は、第１図の回路の変更例を示す、４
つのトランジスタから成る利得セルを含んでいる
乗算回路の回路図である。 １０２……演算増幅器、１０４……利得セル、
１０６，１０８……対数トランジスタ、１１８，
１２０……真数トランジスタ、１３０……ポテン
シヨメータ、１３４，１３６……電流源、１３８
……利得セル、１４０，１４４……対数トランジ
スタ、１４８，１５２……真数トランジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 入力端と出力端を有しており入力端子から前
   記入力端に入力信号を受ける増幅器と、 前記入力端子から入力信号を受け、制御端子か
   ら制御信号を受け、出力端子に利得制御された信
   号を出力する利得セルと、を含む利得制御回路で
   あつて、 前記利得セルは、 互いに直列接続されその接続点が前記増幅器の
   出力に接続された抵抗の対と、 前記入力信号の極性に対応して設けられた第一
   の極性のトランジスタと他の極性の第二のトラン
   ジスタを各々含む複数のトランジスタが縦続接続
   されかつその継続接続点が前記入力端子に接続さ
   れてなる第一のトランジスタ群と、 前記第一、第二のトランジスタに各々対応して
   設けられた第一の極性の第三のトランジスタと他
   の極性の第四のトランジスタを各々含む複数のト
   ランジスタが縦続接続されかつその縦続接続点が
   前記出力端子に接続されてなる第二のトランジス
   タ群との並列接続を含み、 前記第一トランジスタ群は前記並列接続の点に
   前記入力信号の対数関数としての対数信号を生成
   し、前記第二のトランジスタ群は前記制御信号と
   前記対数信号の真数としての信号を前記出力端子
   に与え、 前記第一から第四のトランジスタのうち前記第
   一、第二のトランジスタ群の各々から選ばれた相
   異なる極性のトランジスタからなる第一のトラン
   ジスタ対のベースは第二の別の抵抗を各々介して
   接地され、残りの第二のトランジスタ対のトラン
   ジスタのベースは前記制御端子に接続され、 前記制御端子と前記第一のトランジスタ対の一
   つのトランジスタのベースとの間に接続され、前
   記第二の別の抵抗の一つの抵抗と協同して前記制
   御信号の関数として補正電圧を与え前記制御信号
   が変動するとき前記トランジスタにおけるアーリ
   ー効果の差を補正する第三の抵抗を有することを
   特徴とする利得制御回路。 ２ 請求項第１項記載の利得制御回路であつて、
   前記補正電圧の振幅はほぼ前記制御信号の振幅の
   線型関数であることを特徴とする利得制御回路。 ３ 請求項第２項記載の利得制御回路であつて、
   平衝調整端子と、 前記平衝調整端子を前記第一のトランジスタ対
   の前記一つのトランジスタのベースと前記制御端
   子とに接続するための手段を有することを特徴と
   する利得制御回路。 ４ 請求項３項記載の利得制御回路であつて、 前記接続手段は前記トランジスタ対の前記一つ
   のトランジスタのベースと回路の設置との間に接
   続される前記第二の抵抗の一つを有し、前記第一
   の抵抗と第二の抵抗は前記制御信号の電圧を分割
   し前記補正電圧が生成されることを特徴とする利
   得制御回路。 ５ 請求項第４項記載の利得制御回路であつて、 前記第二の抵抗と前記第一の抵抗との比がおよ
   そ１：4000であることを特徴とする利得制御回
   路。