JPH0363692A - Driving circuit for display device - Google Patents
Driving circuit for display deviceInfo
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、映像信号等の表示データ信号により表示が行
われる表示装置の駆動回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a drive circuit for a display device that performs display using a display data signal such as a video signal.
［従来の技術］
近年、パーソナルコンピュータ、ワードプロセッサ、テ
レビジョン受信機、ビデオ装置等の分野では、ＣＲＴ
（陰極線管〉表示装置よりも薄形化、軽量化、小型化
、省電力化等を図ることのできるＬＣＤ （液晶表示）
装置が広く利用されている。[Prior Art] In recent years, in the fields of personal computers, word processors, television receivers, video equipment, etc., CRT
(Cathode ray tube) LCD (liquid crystal display), which is thinner, lighter, more compact, and more energy efficient than display devices.
The device is widely used.
この枕ｔＣＯ装置のうち任意の画像１１図形、文字等の
情報を表示できるドツトマトリクス型１ｃＤ装置におい
ては、マトリクス配列のＹ電極群を所定のフレーム周期
で線順次走査し、これに同期してＸ電極に表示データ信
号を印加することにより、表示画素への印加電圧がしき
い値電圧より高くなるようにかつ非表示画素への印加電
圧がしきい値電圧より低くなるように駆動されるのであ
る。Among these pillow tCO devices, in the dot matrix type 1cD device that can display information such as arbitrary images, figures, characters, etc., a group of Y electrodes arranged in a matrix is scanned line-sequentially at a predetermined frame period, and in synchronization with this, By applying a display data signal to the electrode, the voltage applied to display pixels is driven to be higher than the threshold voltage, and the voltage applied to non-display pixels is driven to be lower than the threshold voltage. .
［発明が解決しようとする課題］
しかしながら、液晶の応答速度が遅いため、従来のこの
種ＬＣＤ装置においては、表示遅れがどうしても生じて
しまうという不都合があった。即ち、画面上の静止部分
については全く問題ないが、動きのある部分については
映像信号の変化に対して表示が追随できず、その結果、
動きのある部分が尾を引いて流れるように見えたり、薄
くぼやけてしまうという欠点を有していた。[Problems to be Solved by the Invention] However, since the response speed of the liquid crystal is slow, conventional LCD devices of this type have the disadvantage that a display delay inevitably occurs. In other words, there is no problem with static parts on the screen, but with moving parts, the display cannot follow changes in the video signal, and as a result,
It has the disadvantage that moving parts appear to trail and flow, or become thin and blurry.
従って本発明の目的は、動きのある部分の表示の応答速
度を選択的に速くすることのできる表示装置の駆動回路
を提供することにある。SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a drive circuit for a display device that can selectively increase the response speed of displaying moving parts.
［課題を解決するための手段］
上述の目的を達成する本発明の特徴は、表示装置を駆動
すべく入力された表示データ信号を記憶する記憶回路と
、新たに入力された表示データ信号と記憶回路から読出
された１画面前の表示データ信号との差を出力する第１
の演算回路と、第１の演算回路からの出力に応じた信号
を前記新たに入力された表示データ信号に加算する第２
の演算回路とを備え、第２の演算回路の出力信号によっ
て表示装置を駆動するようにしたことにある。[Means for Solving the Problems] The features of the present invention that achieve the above-mentioned object include a storage circuit that stores a display data signal input to drive a display device, and a storage circuit that stores a display data signal input newly to drive a display device. The first output signal outputs the difference between the display data signal read out from the circuit and the previous display data signal.
an arithmetic circuit, and a second arithmetic circuit that adds a signal according to the output from the first arithmetic circuit to the newly input display data signal.
, and the display device is driven by the output signal of the second arithmetic circuit.
［作用］
１画面前の表示データ信号との差に応じた信号が新たに
入力された表示データ信号に加算されるので、表示デー
タ信号の変化部分、即ち、画面上の動きのある部分の画
素がより高い電圧あるいはより低い電圧で駆動されるこ
ととなり、この部分の表示の応答速度が見かけ上速くな
る。しかも、静止部分には同等影響を与えることがない
。[Operation] A signal corresponding to the difference from the display data signal from one screen before is added to the newly input display data signal, so that the pixels in the changing part of the display data signal, that is, the moving part on the screen, are added to the newly input display data signal. is driven with a higher voltage or a lower voltage, and the response speed of the display in this area appears to be faster. Moreover, it does not have the same effect on stationary parts.
［実施例］ 以下図面を用いて本発明の実施例を詳細に説明する。[Example] Embodiments of the present invention will be described in detail below with reference to the drawings.
第２図は本発明の一実施例の全体の構成を概略的に示す
ブロック図である。FIG. 2 is a block diagram schematically showing the overall configuration of an embodiment of the present invention.
この実施例は、ＣＲＴ表示装置用の駆動信号をＬＣＤ装
置用の駆動信号に変換する機能を有したＬＣＤＣＤ装置
用１系動系発明を適用した場合である。This embodiment is a case in which the invention of a single-system dynamic system for an LCD/CD device having a function of converting a drive signal for a CRT display device into a drive signal for an LCD device is applied.
同図において、１０は信号作成回路、１１はフレームメ
モリ書込み回路、１２は信号作成回路１０とフレームメ
モリ書込み回路１１との間に接続された表示データ信号
調整回路、１３はフレームメモリ回路、１４はフレーム
メモリ読出し及び駆動信号作成回路、１５はドツトマト
リクス型の１０Ｏユニツトである。In the figure, 10 is a signal generation circuit, 11 is a frame memory write circuit, 12 is a display data signal adjustment circuit connected between the signal generation circuit 10 and the frame memory write circuit 11, 13 is a frame memory circuit, and 14 is a frame memory write circuit. The frame memory readout and drive signal generation circuit 15 is a dot matrix type 100 unit.
上記構成のうち、表示データ信号調整回路１２が本発明
の特徴部分であり、これを除く回路は全て公知の構成で
ある（特開昭６２−９２９９５号公報）。Among the above configurations, the display data signal adjustment circuit 12 is the characteristic part of the present invention, and all the circuits other than this are of known configurations (Japanese Patent Laid-Open No. 62-92995).
信号作成回路１０は、ＣＲＴ表示装置を駆動するための
水平同期信号Ｈｓｙｎｃ、垂直同期信号ＶＳｙｎＣ、カ
ラー映像信号Ｒ，Ｇ 、 Ｂを受取って、フレームメモ
リ書込み回路１１及び表示データ信号調整回路１２を制
御するための水平タイミング信号Ｈｂｌａｎｋ及び垂直
タイミング信号Ｖｂｌａｎｋ 、クロックＣｋｌ 。A signal generation circuit 10 receives a horizontal synchronization signal Hsync, a vertical synchronization signal VSynC, and color video signals R, G, and B for driving a CRT display device, and controls a frame memory write circuit 11 and a display data signal adjustment circuit 12. A horizontal timing signal Hblank, a vertical timing signal Vblank, and a clock Ckl are used for the horizontal timing signal Hblank and the vertical timing signal Vblank.
そしてカラー映像信号Ｒ，Ｇ 、 ８をシリアルにまと
めてなる表示データ信号Ｄａｔａを作成し出力する０表
示データ信号Ｄａｔａは、本実施例では４ビツトのデジ
タル信号であり、１画素を１６１１１調で表示すること
ができる。The 0 display data signal Data which serially collects the color video signals R, G, 8 to create and output the 0 display data signal Data is a 4-bit digital signal, and displays one pixel in 16111 tones. can do.
表示データ信号調整回路１２は、後述する如く、表示デ
ータ信号Ｄａｔａの値をその変化に応じて修正する。The display data signal adjustment circuit 12 corrects the value of the display data signal Data according to the change, as will be described later.
フレームメモリ書込み回路１１は、水平タイミング信号
ｔｌｂｌａｎｋ 、垂直タイミング信号Ｖｂｌａｎｋ、
及びクロックＣｋｌから、アドレス信号、ライト信号、
チップセレクト信号等の書込み制御信号とリード／ライ
ト切換信号とを発生し、表示データ信号調整回路１２か
ら印加される表示データ信号Ｄａｔａ°をフレームメモ
リ回路１３の所定位置へ順次書込む、フレームメモリ書
込み回路１１はさらに、クロックＣｋ１より長い周期を
有するＬＣＤ駆動用のクロックＣｋ２を発生し、これを
フレームメモリ読出し及び駆動信号作成回路１４に出力
する。The frame memory write circuit 11 includes a horizontal timing signal tlblank, a vertical timing signal Vblank,
and a clock Ckl, an address signal, a write signal,
Frame memory writing that generates a write control signal such as a chip select signal and a read/write switching signal, and sequentially writes the display data signal Data° applied from the display data signal adjustment circuit 12 to a predetermined position of the frame memory circuit 13. The circuit 11 further generates an LCD driving clock Ck2 having a cycle longer than the clock Ck1, and outputs this to the frame memory readout and drive signal generation circuit 14.
フレームメモリ読出し及び駆動信号作成回路１４は、ク
ロックＣｋ２から、アドレス信号、リード信号、チップ
セレクト信号等の読出し制御信号を発生し、フレームメ
モリ回路１３から表示データ信号Ｄａｔａ’をリード信
号に同期して順次読出す、さらにこのフレームメモリ読
出し及び駆動信号作成回路１４は、ＬＣＤ用同期信号、
データシフトクロック信号、交流化信号等のＬＣＤのフ
ォーマットに適合したＬＣＤ駆動用の信号を発生し、読
出した表示データ信号Ｄａｔａ’と共にＬＣＤユニット
１５へ出力する。The frame memory readout and drive signal generation circuit 14 generates readout control signals such as address signals, read signals, and chip select signals from the clock Ck2, and synchronizes the display data signal Data' from the frame memory circuit 13 with the read signal. Further, this frame memory readout and drive signal generation circuit 14 sequentially reads out LCD synchronization signals,
LCD driving signals suitable for the LCD format, such as a data shift clock signal and an alternating current signal, are generated and output to the LCD unit 15 together with the read display data signal Data'.
これにより、 ＬＣＤユニット１５上に画像が表示され
る。As a result, an image is displayed on the LCD unit 15.
第１図は、第２図に示した表示データ信号調整回路１２
の一例を表すブロック図である。FIG. 1 shows the display data signal adjustment circuit 12 shown in FIG.
It is a block diagram showing an example.
同図において、１６は１画面分の表示データ信号Ｄａｔ
ａを記憶可能な記憶回路であり、例えば、デュアルポー
トメモリ又はＦＩＦＯフレームメモリ等で構成される。In the figure, 16 is a display data signal Da for one screen.
It is a storage circuit capable of storing data a, and is configured, for example, with a dual port memory or a FIFO frame memory.
この記憶回路１６には、第２図の信号作成回路１０から
表示データ信号Ｄａｔａが印加されるように構成されて
いる。またこの記憶回路１６には、書込み及び読出し制
御回路１７が接続されている。This storage circuit 16 is configured so that a display data signal Data is applied from the signal generation circuit 10 of FIG. 2. A write and read control circuit 17 is also connected to this memory circuit 16 .
書込み及び読出し制御回路１７は、水平タイミング信号
）Ｉｂｌａｎｋ 、垂直タイミング信号Ｖｂｌａｎｋ、
及びクロックＣｋ１から、アドレス信号、ライト信号、
リード信号、チップセレクト信号等のメモリＩＩＪ御信
号とリード／ライト切換信号とを発生する回路であり、
信号作成回路１０から印加される１画面分の表示データ
信号Ｄａｔａを記憶回路１６の所定位置へ順次書込み、
次いで所定のタイミングで順次読出す、この場合、記憶
回路１６の出力ＤａｔａＦが１画面前の表示データ信号
Ｄａｔａに等しくなるように同期がとられている。The write and read control circuit 17 receives a horizontal timing signal (Iblank), a vertical timing signal (Vblank),
And from the clock Ck1, an address signal, a write signal,
A circuit that generates memory IIJ control signals such as read signals and chip select signals, and read/write switching signals,
Sequentially writes display data signals Data for one screen applied from the signal generation circuit 10 to predetermined positions of the storage circuit 16,
Next, the data are read out sequentially at a predetermined timing. In this case, the data is synchronized so that the output DataF of the memory circuit 16 is equal to the display data signal Data of the previous screen.
記憶回路１６のこの出力は、第１の演算回路１８の一方
の入力に接続されており、この演算回路１８の他方の入
力には信号作成回路１０から表示データ信号Ｄａｔａが
印加されるように構成されている。This output of the memory circuit 16 is connected to one input of a first arithmetic circuit 18, and the display data signal Data is applied from the signal generation circuit 10 to the other input of this arithmetic circuit 18. has been done.
演寡回路１８は、両入力に印加された信号の差を出力す
る減算回路であり、従って新たに入力された表示データ
信号Ｄａｔａと記憶回路１６から出力される１画面前の
表示データ信号ＤａｔａＦとの差に相当する信号Ｓａを
出力する。The subtraction circuit 18 is a subtraction circuit that outputs the difference between the signals applied to both inputs, and therefore, the newly input display data signal Data and the previous display data signal DataF output from the memory circuit 16 are calculated. A signal Sa corresponding to the difference between the two is output.
この第１の演算回路１８の出力は、重み付は回路１９を
介して第２の演算回路２０の一方の入力に接続されてい
る。この演算回路２０の他方の入力には、遅延回路２１
を介して信号作成回路１０から表示データ信号Ｄａｔａ
が印加されるように構成されている。The output of the first arithmetic circuit 18 is connected to one input of the second arithmetic circuit 20 via a weighting circuit 19. The other input of this arithmetic circuit 20 has a delay circuit 21
The display data signal Data is sent from the signal generation circuit 10 via
is applied.
重み付は回路１９は、演算回路１８からの出力信号Ｓａ
をある割合で減少させることにより重み付けを行うもの
である。この重み付は回路１９は、例えば、所定比率を
乗算するマルチプレクサで構成可能であるが、この実施
例では一方の入力にビットスイッチを接続してなる減算
回路で構成している。これは、出力信号Ｓａが４ビット
信号のため、構成を簡易化したためである。後述するよ
うに、この重み付は度合により表示データ信号の変化に
対する強調度合が調整されることとなる０重み付は度合
を一定とすることもできるし、可変とすることもできる
。The weighting circuit 19 uses the output signal Sa from the arithmetic circuit 18.
Weighting is performed by reducing the amount by a certain percentage. The weighting circuit 19 can be configured, for example, by a multiplexer that multiplies by a predetermined ratio, but in this embodiment, it is configured by a subtraction circuit with a bit switch connected to one input. This is because the output signal Sa is a 4-bit signal, so the configuration is simplified. As will be described later, the degree of weighting is such that the degree of emphasis on changes in the display data signal is adjusted depending on the degree of weighting.The degree of zero weighting can be constant or variable.
遅延回路２１は、演算回路１８及び重み付は回路１９で
の信号の遅延分だけ演算回路２０に入力する表示データ
信号Ｄａｔａを遅延させるためのものであり、これによ
り、演算回路２０に入力する表示データ信号Ｄａｔａと
重み付は回路１９の出力信号との位相が合せられる。The delay circuit 21 is for delaying the display data signal Data input to the arithmetic circuit 20 by the delay of the signal in the arithmetic circuit 18 and the weighting circuit 19. The data signal Data and the weighting are matched in phase with the output signal of the circuit 19.
演算回路２０は、両入力に印加された信号の和を出力す
る加算回路であり、従って表示データ信号Ｄａｔａと重
み付は回路１９の出力信号との和に相当する信号を表示
データ信号Ｄａｔａ’としてフレームメモリ書込み回路
１１（第２図）に出力する。The arithmetic circuit 20 is an adder circuit that outputs the sum of the signals applied to both inputs, and therefore, the display data signal Data and the weighted signal corresponding to the sum of the output signal of the circuit 19 are set as the display data signal Data'. It is output to the frame memory write circuit 11 (FIG. 2).
第３図は第１図の表示データ信号調整回路１２の各部の
波形図であり、（Ａ）は画像の静止部分の表示データ信
号、（Ｂ）は画像の動きのある部分の表示データ信号に
それぞれ相当する。なお、表示データ信号は４ビツトの
デジタル信号であるが、説明の都合上、電圧表示の波形
が同図に示されている。FIG. 3 is a waveform diagram of each part of the display data signal adjustment circuit 12 of FIG. They correspond to each other. Although the display data signal is a 4-bit digital signal, the waveform of the voltage display is shown in the figure for convenience of explanation.
以下、この第３図を用いて動作説明を行う。The operation will be explained below using FIG. 3.
第３図（＾）に示すように、’ｉｓｍの静止部分では、
１画面前の表示データ信号ＤａｔａＦと新たな表示デー
タ信号Ｄａｔａとが同一の値を有しており、差に対応す
る信号Ｓａは５ａ＝Ｏとなる。従って、出力される表示
データ信号Ｄａｔａ’は入力された表示データ信号Ｄａ
ｔａと同じであり、画像の静止部分については本回路は
全く影響を及ぼさない。As shown in Figure 3 (^), in the static part of 'ism,
The display data signal DataF from one screen before and the new display data signal Data have the same value, and the signal Sa corresponding to the difference becomes 5a=O. Therefore, the output display data signal Data' is the input display data signal Da.
This is the same as ta, and this circuit has no effect on the still part of the image.
一方、第３図（Ｂ）に示すように、画像の動きのある部
分では、１画面前の表示データ信号ＤａｔａＦと新たな
表示データ信号Ｄａｔａとが一部違ってくる。即ち、Ｈ
の画素においてＤａｔａＦ＝７がＤａｔａ＝４に変化し
、Ｎ＋１の画素においてＤａｔａＦ＝３がＤａｔａ＝５
に変化する。このため、差に対応する信号Ｓａは、Ｈの
画素において５ａ＝−３、Ｎ＋１の画素において５ａ＝
２となる。その結果、出力される表示データ信号Ｄａｔ
ａ’は、Ｈの画素において Ｄａｔａ’＝１、Ｎ＋１の
画素においてＤａｔａ’＝７にそれぞれ修正される（た
だし、この例では重み付けなし）、即ち、同図の斜線部
分だけ強調されたこととなり、１ＣＯ装置の応答速度が
その分速くなる。On the other hand, as shown in FIG. 3B, in a moving part of the image, the display data signal DataF from one screen before and the new display data signal Data are partially different. That is, H
DataF=7 changes to Data=4 in pixel N+1, and DataF=3 changes to Data=5 in pixel N+1.
Changes to Therefore, the signal Sa corresponding to the difference is 5a=-3 for the H pixel and 5a=-3 for the N+1 pixel.
It becomes 2. As a result, the output display data signal Dat
a' is corrected to Data'=1 for the H pixel and Data'=7 for the N+1 pixel (however, no weighting is applied in this example).In other words, only the shaded area in the figure is emphasized, The response speed of the 1CO device becomes correspondingly faster.
以上実施例で説明したように、映像信号である表示デー
タ信号が強調されるのは、動きのある部分のように信号
に変化のあった場合だけであり、変化のない静止部分な
どでは強調されない正規の信号となる。このように修正
された表示データ信号でＬＣＤユニットを駆動すれば、
動きのある部分に対して実際の信号より １ＣＤのしき
い値からより隔った値の信号を与えることができ、修正
しない場合に比べて、見かけ上、液晶応答速度を改善す
ることができる。As explained in the embodiments above, the display data signal, which is a video signal, is emphasized only when there is a change in the signal, such as in a moving part, and not in a stationary part, where there is no change. It becomes a regular signal. If the LCD unit is driven with the display data signal modified in this way,
It is possible to provide a signal with a value farther from the 1CD threshold value than the actual signal to a moving part, and it is possible to improve the apparent response speed of the liquid crystal compared to the case where no correction is made.
なお、上述した実施例では表示データ信号が４ビツトの
デジタル信号の場合を示したがこの表示データ信号は８
ビツトでも１６ビツトでも又はその他のビット数であっ
ても良い、また、表示データ信号がアナログ信号であっ
ても第１図の回路と同様の機能を有する回路は容易に構
成可能である。In the above embodiment, the display data signal is a 4-bit digital signal, but this display data signal is an 8-bit digital signal.
Even if the display data signal is an analog signal, it is possible to easily construct a circuit having the same function as the circuit shown in FIG. 1.
さらに本発明の駆動回路は、上述した実施例の如（、Ｃ
ＲＴ表示装置用の駆動信号をＬＣＤ装置用の駆動信号に
変換する機能を有したＬＣＯ装置用駆動系に限ることな
く、−船釣なＬＣＤ装置用の駆動系に適用可能である。Furthermore, the drive circuit of the present invention is similar to the embodiment described above (C
The present invention is not limited to a drive system for an LCO device that has a function of converting a drive signal for an RT display device into a drive signal for an LCD device, but can be applied to a drive system for an LCD device such as a boat.
また、表示装置がＬＣＤ装置である必要は必ずしもなく
、映像信号等の表示ブタ信号を入力する表示装置、例え
ば、ｐｏｐ ＜プラズマデイスプレィパネル）、Ｅｌ（
エレクトロルミネッセンス）デイスプレィパネル、 Ｌ
ＥＤ （発光ダイオード）デイスプレィパネル等のフラ
・７トノくネルやＣＲＴ表示装置に適用することができ
る。Further, the display device does not necessarily have to be an LCD device, but a display device that inputs a display signal such as a video signal, for example, a POP<plasma display panel), an El(
electroluminescent) display panel, L
It can be applied to ED (light emitting diode) display panels and other flat panel displays and CRT display devices.
ＣＩＩＴ表示装置に本発明の駆動回路を適用した場合、
データ変化を表示上で意識的に強調することが可能とな
る。なお、演算回路２０において、表示データ信号Ｄａ
ｔａと重み付は回路１９の出力信号を反転した信号との
和をとることにより変化率を遅くすることができ、ＣＩ
ＩＴ表示装置などの応答速度の比較的速い表示装置に対
して応答速度を遅くすることが可能となる。When the drive circuit of the present invention is applied to a CIIT display device,
It becomes possible to consciously emphasize data changes on the display. Note that in the arithmetic circuit 20, the display data signal Da
The rate of change of ta and weighting can be slowed down by adding a signal obtained by inverting the output signal of the circuit 19, and CI
It is possible to slow down the response speed of a display device such as an IT display device that has a relatively fast response speed.
［発明の効果〕
以上詳細に説明したように、本発明の表示装置の駆動回
路によれば、表示装置を駆動すべく入力された表示デー
タ信号を記憶する記憶回路と、新たに入力された表示デ
ータ信号と記憶回路から読出された１画面前の表示デー
タ信号との差を出力する第１の演算回路と、第１の演算
回路からの出力に応じた信号を新たに入力された表示デ
ータ信号に加算する第２の演算回路とを備え、この第２
の演算回路の出力信号によって表示装置を駆動するよう
にしているため、動きのある部分の表示の応答速度のみ
を選択的に遠くすることのでき、その結果、動きの速い
映像をも高画質で表示することが可能となる。[Effects of the Invention] As described above in detail, the display device drive circuit of the present invention includes a storage circuit that stores display data signals that are input to drive the display device, and a display data signal that is newly input. a first arithmetic circuit that outputs the difference between the data signal and the display data signal of the previous screen read from the storage circuit; and a newly input display data signal that is a signal corresponding to the output from the first arithmetic circuit. and a second arithmetic circuit that adds to the second arithmetic circuit.
Since the display device is driven by the output signal of the arithmetic circuit of It becomes possible to display.
第１図は本発明の一実施例における表示データ信号調整
回路の一例を表すブロック図、第２図はこの実施例の全
体の構成を概略的に示すブロック図、第３図は第１図の
表示データ信号調整回路の各部の波形図である。
１０・・・・・・信号作成回路、１１・・・・・・フレ
ームメモリ書込み回路、１２・・・・・・表示データ信
号調整回路、１３・・・・・・フレームメモリ回路、１
４・・・・・・フレームメモリ読出し及び駆動信号作成
回路、１５・・・・・・ドツトマトリクス型のＬＣＤユ
ニット、１６・・・・・・記憶回路、１７・・・・・・
書込み及び読出し制御回路、１８・・・・・・第１の演
算回路、１９・・・・・・重み付は回路、２０・・・・
・・第２の演算回路、２１・・・・・・遅延回路。
（Ａ）
（Ｂ）
３図FIG. 1 is a block diagram showing an example of a display data signal adjustment circuit in an embodiment of the present invention, FIG. 2 is a block diagram schematically showing the overall configuration of this embodiment, and FIG. 5 is a waveform diagram of each part of the display data signal adjustment circuit. FIG. 10... Signal creation circuit, 11... Frame memory writing circuit, 12... Display data signal adjustment circuit, 13... Frame memory circuit, 1
4...Frame memory readout and drive signal generation circuit, 15...Dot matrix type LCD unit, 16...Storage circuit, 17...
Write and read control circuit, 18... first arithmetic circuit, 19... weighting circuit, 20...
...Second arithmetic circuit, 21...Delay circuit. (A) (B) Figure 3
Claims (1)
する記憶回路と、新たに入力された表示データ信号と該
記憶回路から読出された１画面前の表示データ信号との
差を出力する第１の演算回路と、該第１の演算回路から
の出力に応じた信号を前記新たに入力された表示データ
信号に加算する第２の演算回路とを備え、該第２の演算
回路の出力信号によって表示装置を駆動するようにした
ことを特徴とする表示装置の駆動回路。A first memory circuit that stores a display data signal input to drive the display device, and a first memory circuit that outputs a difference between a newly input display data signal and a display data signal one screen before read from the memory circuit. an arithmetic circuit; and a second arithmetic circuit that adds a signal according to the output from the first arithmetic circuit to the newly input display data signal, and according to the output signal of the second arithmetic circuit. A drive circuit for a display device, characterized in that it drives a display device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20018089A JPH0363692A (en) | 1989-08-01 | 1989-08-01 | Driving circuit for display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20018089A JPH0363692A (en) | 1989-08-01 | 1989-08-01 | Driving circuit for display device |
Publications (1)
| Publication Number | Publication Date |
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