JPH0354868B2 - - Google Patents
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- JPH0354868B2 JPH0354868B2 JP61044278A JP4427886A JPH0354868B2 JP H0354868 B2 JPH0354868 B2 JP H0354868B2 JP 61044278 A JP61044278 A JP 61044278A JP 4427886 A JP4427886 A JP 4427886A JP H0354868 B2 JPH0354868 B2 JP H0354868B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
-
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Description
【発明の詳細な説明】
Ａ 産業上の利用分野
本発明は、FET（電界効果トランジスタ）のチ
ヤネルの下の半導体領域に制御層を埋め込んで、
動作モードを、エンハンスメント・モードとデイ
プリーシヨン・モードの間で変えられるようにし
た半導体層置に関する。
ヤネルの下の半導体領域に制御層を埋め込んで、
動作モードを、エンハンスメント・モードとデイ
プリーシヨン・モードの間で変えられるようにし
た半導体層置に関する。
Ｂ 開示の概要
半導体チツプは上層と下層を含み、上層は下層
の上にエピタキシヤル成長される。上層はゲート
端子の一部を形成し、下層はソース領域とドレイ
ン領域を結合する電荷伝導チヤネルを含む。
FET構造体の下の下層の領域にポケツト層が設
けられ、これはドナー・ドーパントまたはアクセ
プタ・ドーパントでドープされ、伝導チヤネルへ
電子を挿入するかまたはそこから電子を除去する
ように伝導チヤネルの電界を変えて、動作モード
をエンハンスメント・モードからデイプリーシヨ
ン・モードへまたはデイプリーシヨン・モードか
らエンハンスメント・モードへ変換する。半導体
材料は周期表の族および族の元素の化合物で
形成される。
の上にエピタキシヤル成長される。上層はゲート
端子の一部を形成し、下層はソース領域とドレイ
ン領域を結合する電荷伝導チヤネルを含む。
FET構造体の下の下層の領域にポケツト層が設
けられ、これはドナー・ドーパントまたはアクセ
プタ・ドーパントでドープされ、伝導チヤネルへ
電子を挿入するかまたはそこから電子を除去する
ように伝導チヤネルの電界を変えて、動作モード
をエンハンスメント・モードからデイプリーシヨ
ン・モードへまたはデイプリーシヨン・モードか
らエンハンスメント・モードへ変換する。半導体
材料は周期表の族および族の元素の化合物で
形成される。
Ｃ 従来の技術
集積回路は、論理機能、記憶機能あるいは信号
条件づけ機能のような種々の機能を行なうため
に、FETを含む多数の半導体装置で構成される。
上記のような機能を行なう電子回路を形成する場
合は、エンハンスメント・モードのFETおよび
デイプリーシヨン・モードのFETの両方を用い
ると有利な場合がしばしばある。
条件づけ機能のような種々の機能を行なうため
に、FETを含む多数の半導体装置で構成される。
上記のような機能を行なう電子回路を形成する場
合は、エンハンスメント・モードのFETおよび
デイプリーシヨン・モードのFETの両方を用い
ると有利な場合がしばしばある。
Ｎチヤネルのデイプリーシヨン・モードFET
では、ゲート端子とソース端子の間に0Vの電圧
が与えられている状態で電流が流れ、電流はソー
ス端子に対して負の電圧がゲート端子に与えられ
たときに流れなくなる。Ｎチヤネルのエンハンス
メント・モードFETでは、ソース端子とゲート
端子の間に0Vが与えられている状態で電流が流
れず、ソース端子に対して正の電圧がゲート端子
に印加されたときに電流が流れ始める。
では、ゲート端子とソース端子の間に0Vの電圧
が与えられている状態で電流が流れ、電流はソー
ス端子に対して負の電圧がゲート端子に与えられ
たときに流れなくなる。Ｎチヤネルのエンハンス
メント・モードFETでは、ソース端子とゲート
端子の間に0Vが与えられている状態で電流が流
れず、ソース端子に対して正の電圧がゲート端子
に印加されたときに電流が流れ始める。
集積回路の一部として単一の半導体基板上にエ
ンハンスメント・モードのFETおよびデイプリ
ーシヨン・モードのFETを形成する場合、これ
らの２つのタイプのFETの異なる特性は用いら
れる半導体材料のドーピングを変えることにより
達成される。FETは通常シリコンでつくられて
いるが、周期表族と族の元素の半導体化合物
でFETを形成することもでき、この場合はシリ
コン・トランジスタよりも高い周波数特性が得ら
れる。
ンハンスメント・モードのFETおよびデイプリ
ーシヨン・モードのFETを形成する場合、これ
らの２つのタイプのFETの異なる特性は用いら
れる半導体材料のドーピングを変えることにより
達成される。FETは通常シリコンでつくられて
いるが、周期表族と族の元素の半導体化合物
でFETを形成することもでき、この場合はシリ
コン・トランジスタよりも高い周波数特性が得ら
れる。
問題は、所望のエンハンスメント・モードおよ
びデイプリーシヨン・モードの特性を与えるため
にはFETアレイの個々のFETに異なるドーピン
グを与える必要があるということである。所望の
特性を得るための別の方法はゲート領域の物理的
構造または半導体材料の上層部の厚さを変えるこ
とである。しかし大きなFETアレイを製造する
際には、実際問題として、上記の如く個々の
FETの装置部分に対して上部表面から操作を加
えて構造またはドーピングを精密に変えるより
も、すべてのトランジスタを同じ物理的構造およ
び同じドーピングで製造する方が、はるかに簡単
である。
びデイプリーシヨン・モードの特性を与えるため
にはFETアレイの個々のFETに異なるドーピン
グを与える必要があるということである。所望の
特性を得るための別の方法はゲート領域の物理的
構造または半導体材料の上層部の厚さを変えるこ
とである。しかし大きなFETアレイを製造する
際には、実際問題として、上記の如く個々の
FETの装置部分に対して上部表面から操作を加
えて構造またはドーピングを精密に変えるより
も、すべてのトランジスタを同じ物理的構造およ
び同じドーピングで製造する方が、はるかに簡単
である。
Ｄ 発明が解決しようとする問題点
したがつて本発明の目的は、FETの装置部分
の構造またはドーピングに操作を加えることなく
エンハンスメント・モードおよびデイプリーシヨ
ン・モードの動作を達成することである。
の構造またはドーピングに操作を加えることなく
エンハンスメント・モードおよびデイプリーシヨ
ン・モードの動作を達成することである。
Ｅ 問題点を解決するための手段
本発明によれば、FETの装置領域の下のポケ
ツト領域に、ドープした半導体層を設け、これに
よりスレシヨルド電圧を変える。ポケツト層は
FETのソース領域とドレイン領域の間の電荷伝
導チヤネルの下側に位置し且つこれから分離され
ている。ポケツト層とチヤネルの分離は、チヤネ
ルにおいて大きなキヤリア移動度が必要とされる
MODFET（変調ドーピングFET）のような装置
で特に重要である。
ツト領域に、ドープした半導体層を設け、これに
よりスレシヨルド電圧を変える。ポケツト層は
FETのソース領域とドレイン領域の間の電荷伝
導チヤネルの下側に位置し且つこれから分離され
ている。ポケツト層とチヤネルの分離は、チヤネ
ルにおいて大きなキヤリア移動度が必要とされる
MODFET（変調ドーピングFET）のような装置
で特に重要である。
装置はFETのすべての物理的特徴を含み、更
に上述したポケツト層を有する。良好な実施例は
ＮチヤネルMODFETを用い、第１の層すなわち
上層はガリウム・アルミニウムひ素のような−
族化合物で形成される。第１の層の下側の第２
の層はガリウムひ素のような同じ−族の化合
物で形成される。ポケツト層はガリウムひ素をド
ープすることによつて第２の層の中に形成され
る。
に上述したポケツト層を有する。良好な実施例は
ＮチヤネルMODFETを用い、第１の層すなわち
上層はガリウム・アルミニウムひ素のような−
族化合物で形成される。第１の層の下側の第２
の層はガリウムひ素のような同じ−族の化合
物で形成される。ポケツト層はガリウムひ素をド
ープすることによつて第２の層の中に形成され
る。
ポケツト層のドーピングはこの層の働きに依存
する。例えば、エンハンスメント・モードFET
をデイプリーシヨン・モードFETに変える場合、
ポケツト層はシリコンのようなドナー・ドーパン
トでドープされる。このようなドーピングは電子
を与え、電子は装置の裏側の端子を含む装置端子
に電圧が印加されたときFETの電荷伝導チヤネ
ルに向つて移動し、ポケツト層を空乏化する。伝
導チヤネルを電子で満たすことにより、ポケツト
層はFETの特性をエンハンスメント・モード
（伝導チヤネルが実質的に電子を持たない状態）
からデイプリーシヨン・モード（伝導帯が実質的
に電子で満たされている状態）へ変える。これに
よれば、IC FETアレイの全トランジスタをエン
ハンスメント・モードFETとして等しく形成し、
その中の選ばれたものをポケツト層の形成により
デイプリーシヨン・モードのFETに変換できる。
する。例えば、エンハンスメント・モードFET
をデイプリーシヨン・モードFETに変える場合、
ポケツト層はシリコンのようなドナー・ドーパン
トでドープされる。このようなドーピングは電子
を与え、電子は装置の裏側の端子を含む装置端子
に電圧が印加されたときFETの電荷伝導チヤネ
ルに向つて移動し、ポケツト層を空乏化する。伝
導チヤネルを電子で満たすことにより、ポケツト
層はFETの特性をエンハンスメント・モード
（伝導チヤネルが実質的に電子を持たない状態）
からデイプリーシヨン・モード（伝導帯が実質的
に電子で満たされている状態）へ変える。これに
よれば、IC FETアレイの全トランジスタをエン
ハンスメント・モードFETとして等しく形成し、
その中の選ばれたものをポケツト層の形成により
デイプリーシヨン・モードのFETに変換できる。
ポケツト層は第１の層すなわち上層および端子
を形成する前に、第２の層に形成され、その後第
１の層が第２の層上のエピタキシヤル成長され、
ソース領域およびドレイン領域がイオン注入また
は拡散によつて設けられる。次にゲート電極が形
成される。
を形成する前に、第２の層に形成され、その後第
１の層が第２の層上のエピタキシヤル成長され、
ソース領域およびドレイン領域がイオン注入また
は拡散によつて設けられる。次にゲート電極が形
成される。
Ｆ 実施例
第１図は共通基板１４上に設けられた電界効果
トランジスタ１２のアレイ１０を示している。各
FET１２は同じ物理的特徴および同じドーピン
グで形成され、エンハンスメント・モードまたは
デイプリーシヨン・モードとして形成される。例
示のため、第１図ではFET１２をエンハンスメ
ント・モード（Ｅ−FET）として形成し、右側
のFETを、本発明によるポケツト層１６により
デイプリーシヨン・モード（Ｄ−FET）に変え
ている。
トランジスタ１２のアレイ１０を示している。各
FET１２は同じ物理的特徴および同じドーピン
グで形成され、エンハンスメント・モードまたは
デイプリーシヨン・モードとして形成される。例
示のため、第１図ではFET１２をエンハンスメ
ント・モード（Ｅ−FET）として形成し、右側
のFETを、本発明によるポケツト層１６により
デイプリーシヨン・モード（Ｄ−FET）に変え
ている。
各FET１２は周期表族および族の元素の
半導体化合物よりなる上層１８および下層２０を
有する。上層１８は下層２０の上にエピタキシヤ
ル成長される。ポケツト層１６は下層２０の中に
配置される。各FET１２はソース領域２１に結
合されたソース端子２２、ドレイン領域２３に結
合されたドレイン端子２４、およびゲート端子２
６を有する。アレイ１０をつくるのに種々の半導
体材料を使用しうるが、第１図の実施例は上層１
８にN+AlGaAs、下層２０にGaAs、基板１４に
P+GaAsを用いている。
半導体化合物よりなる上層１８および下層２０を
有する。上層１８は下層２０の上にエピタキシヤ
ル成長される。ポケツト層１６は下層２０の中に
配置される。各FET１２はソース領域２１に結
合されたソース端子２２、ドレイン領域２３に結
合されたドレイン端子２４、およびゲート端子２
６を有する。アレイ１０をつくるのに種々の半導
体材料を使用しうるが、第１図の実施例は上層１
８にN+AlGaAs、下層２０にGaAs、基板１４に
P+GaAsを用いている。
ポケツト層１６は所望のトランジスタ特性変換
に依存して適当なドナーまたはアクセプタ・ドー
パンドでドープされる。例えば、全トランジスタ
１２がデイプリーシヨン・モードの動作をするよ
うに形成され、そのうちのいくつかのトランジス
タをエンハンスメント・モードで動作させるよう
に変換したい場合は、ポケツト層１６はアクセプ
タ・ドーパンドでドープされる。アクセプタ・ド
ーパンドは電荷伝導帯から電子を受取り、伝導帯
をエンハンスメント・モード・トランジスタのも
のに変換する。
に依存して適当なドナーまたはアクセプタ・ドー
パンドでドープされる。例えば、全トランジスタ
１２がデイプリーシヨン・モードの動作をするよ
うに形成され、そのうちのいくつかのトランジス
タをエンハンスメント・モードで動作させるよう
に変換したい場合は、ポケツト層１６はアクセプ
タ・ドーパンドでドープされる。アクセプタ・ド
ーパンドは電荷伝導帯から電子を受取り、伝導帯
をエンハンスメント・モード・トランジスタのも
のに変換する。
あるいは、全トランジスタ１２が同じ物理的構
造で、エンハンスメント・モードの動作をするよ
うに形成された場合は、ポケツト層１６はドナ
ー・ドーパントでドープされる。ドナー・ドーパ
ントは伝導チヤネルに電子を与えて、デイプリー
シヨン・モードのチヤネル特性を与える。上述し
たように第１図の実施例はこの形式の変換を用い
ており、この例では、ポケツト層１６のためのド
ーパントとしてシリコンをドープする。ポケツト
層１６はトランジスタ１２のソース・ゲート・ド
レインの各端子から下側に間隔をあけて設けら
れ、後述するように下層２０の上面部に形成され
る電荷導伝チヤネル３４から離隔して位置する。
ポケツト層１６は電荷伝導チヤネルの下方にある
深さで設けられるが、この深さは電子波動関数の
略３波長分の長さよりも大きいがソースとドレイ
ン間の間隔よりも小さい深さであり、そしてスレ
シヨルド電圧を変えるがポケツト層上のトランジ
スタの高いキヤリア移動度は維持するようになつ
ている。
造で、エンハンスメント・モードの動作をするよ
うに形成された場合は、ポケツト層１６はドナ
ー・ドーパントでドープされる。ドナー・ドーパ
ントは伝導チヤネルに電子を与えて、デイプリー
シヨン・モードのチヤネル特性を与える。上述し
たように第１図の実施例はこの形式の変換を用い
ており、この例では、ポケツト層１６のためのド
ーパントとしてシリコンをドープする。ポケツト
層１６はトランジスタ１２のソース・ゲート・ド
レインの各端子から下側に間隔をあけて設けら
れ、後述するように下層２０の上面部に形成され
る電荷導伝チヤネル３４から離隔して位置する。
ポケツト層１６は電荷伝導チヤネルの下方にある
深さで設けられるが、この深さは電子波動関数の
略３波長分の長さよりも大きいがソースとドレイ
ン間の間隔よりも小さい深さであり、そしてスレ
シヨルド電圧を変えるがポケツト層上のトランジ
スタの高いキヤリア移動度は維持するようになつ
ている。
下層２０と基板１４の間の界面に平行なポケツ
ト層１６の横方向の広がりはトランジスタとポケ
ツト層の間の間隔に相応して定められる。ポケツ
ト層は少なくともトランジスタのゲート領域の大
きさで横方向に延びるべきであり、好ましくは、
ソース領域とドレイン領域の下側まで更に延び
て、トランジスタの特性を変える電位面を十分に
与えることができるようにされるべきである。も
しポケツト層がトランジスタにもつと近づけられ
るならば、ポケツト層の横方向の広がりを小さく
できるが、もしポケツト層がトランジスタから離
して設けられるならば、アレイ１０の他のトラン
ジスタ１２のフリンジング電界の影響を防止する
ためにポケツト層の横方向の広がりを大きくすべ
きである。ポケツト層とトランジスタ間の典型的
な間隔はソース領域とドレイン領域間の距離にほ
ぼ等しい。
ト層１６の横方向の広がりはトランジスタとポケ
ツト層の間の間隔に相応して定められる。ポケツ
ト層は少なくともトランジスタのゲート領域の大
きさで横方向に延びるべきであり、好ましくは、
ソース領域とドレイン領域の下側まで更に延び
て、トランジスタの特性を変える電位面を十分に
与えることができるようにされるべきである。も
しポケツト層がトランジスタにもつと近づけられ
るならば、ポケツト層の横方向の広がりを小さく
できるが、もしポケツト層がトランジスタから離
して設けられるならば、アレイ１０の他のトラン
ジスタ１２のフリンジング電界の影響を防止する
ためにポケツト層の横方向の広がりを大きくすべ
きである。ポケツト層とトランジスタ間の典型的
な間隔はソース領域とドレイン領域間の距離にほ
ぼ等しい。
本発明の構造体を製造するときは、例えば、先
ず基板１４を用意し、その上に下層２０を成長さ
せる。ポケツト層１６は、下層２０の下側部分を
成長させた段階でポケツト領域１６にN+GaAs層
をエピタキシヤル成長させ、その後下層２０のエ
ピタキシヤル成長を再開することによつて形成し
てもよく、あるいは、下層２０の全体を形成した
後に、ポケツト層のドーピングをイオン注入で行
なうこともできる。次に上層１８を下層２０の上
にエピタキシヤル成長させ、また、適当なドーパ
ント（例えばＮチヤネルではシリコン、Ｐチヤネ
ルではベリウム）をイオン注入または拡散して、
ソース領域２１およびドレイン領域２３を形成す
る。次に上層１８にゲート金属を付着してゲート
電極を形成し、ゲート構造体を完成する。またソ
ース端子２２およびドレイン端子２４を形成す
る。これらはソース領域およびドレイン領域に対
するオーミツク・コンタクトとして働く。
ず基板１４を用意し、その上に下層２０を成長さ
せる。ポケツト層１６は、下層２０の下側部分を
成長させた段階でポケツト領域１６にN+GaAs層
をエピタキシヤル成長させ、その後下層２０のエ
ピタキシヤル成長を再開することによつて形成し
てもよく、あるいは、下層２０の全体を形成した
後に、ポケツト層のドーピングをイオン注入で行
なうこともできる。次に上層１８を下層２０の上
にエピタキシヤル成長させ、また、適当なドーパ
ント（例えばＮチヤネルではシリコン、Ｐチヤネ
ルではベリウム）をイオン注入または拡散して、
ソース領域２１およびドレイン領域２３を形成す
る。次に上層１８にゲート金属を付着してゲート
電極を形成し、ゲート構造体を完成する。またソ
ース端子２２およびドレイン端子２４を形成す
る。これらはソース領域およびドレイン領域に対
するオーミツク・コンタクトとして働く。
次に第２図を参照して、トランジスタ１２をエ
ンハンスメント・モードからデイプリーシヨン・
モードへ変換するポケツト層１６の動作について
説明する。第２図の左右２つのグラフは共に半導
体層への深さの関数として表わしたMODFETの
電子エネルギ・レベルを示しており、各グラフの
左側はゲート電極における上層１８の上面であ
り、各グラフの右側は基板１４の裏面（下面）を
表わしている。基板１４の裏面にはバツク端子２
８が設けられ、第１図の装置の動作の際は、典型
的には、各トランジスタ１２のソース端子に対し
て負電圧に接続され、ソース端子は大地に接続さ
れる。基板１４のドーピングのため基板１４は一
様な電位の平面として働き、したがつて第２図の
エネルギ・バンド・グラフはアレイ１０の各トラ
ンジスタ１２に適用される。第１図の構造は集積
回路チツプ３０の一部とみなすことができる。
ンハンスメント・モードからデイプリーシヨン・
モードへ変換するポケツト層１６の動作について
説明する。第２図の左右２つのグラフは共に半導
体層への深さの関数として表わしたMODFETの
電子エネルギ・レベルを示しており、各グラフの
左側はゲート電極における上層１８の上面であ
り、各グラフの右側は基板１４の裏面（下面）を
表わしている。基板１４の裏面にはバツク端子２
８が設けられ、第１図の装置の動作の際は、典型
的には、各トランジスタ１２のソース端子に対し
て負電圧に接続され、ソース端子は大地に接続さ
れる。基板１４のドーピングのため基板１４は一
様な電位の平面として働き、したがつて第２図の
エネルギ・バンド・グラフはアレイ１０の各トラ
ンジスタ１２に適用される。第１図の構造は集積
回路チツプ３０の一部とみなすことができる。
第２図の各グラフの右側はチツプ３０の裏側の
基板１４の導電特性に対応する一定のエネルギ・
レベルを有する。簡略化のため、各グラフの右側
の一定レベルの部分は破断して省略して示してい
る。両方のグラフは電荷伝導チヤネルの位置にお
いて、伝導帯および価電子帯に不連続があること
を示している。左側のグラフはエンハンスメン
ト・モードFET（Ｅ−FET）のエネルギ・バンド
構造を示し、右側のグラフはデイプリーシヨン・
モードFET（Ｄ−FET）のエネルギ・バンド構造
を示している。
基板１４の導電特性に対応する一定のエネルギ・
レベルを有する。簡略化のため、各グラフの右側
の一定レベルの部分は破断して省略して示してい
る。両方のグラフは電荷伝導チヤネルの位置にお
いて、伝導帯および価電子帯に不連続があること
を示している。左側のグラフはエンハンスメン
ト・モードFET（Ｅ−FET）のエネルギ・バンド
構造を示し、右側のグラフはデイプリーシヨン・
モードFET（Ｄ−FET）のエネルギ・バンド構造
を示している。
両方のグラフは各トランジスタのゲート端子の
下の所に最低のエネルギ・レベルを有する。右側
のグラフでは、伝導帯（Ec）および価電子帯
（Et）の両方が左側のグラフの対応する帯よりも
低いエネルギ・レベルに下がつている。ポケツト
層の位置における不連続（右側のグラフ）を含め
た帯形状の変化は、種々の端子に印加される電圧
によつて発生するチツプ３０内の電位面がポケツ
ト層１６の影響を受ける結果として生じる。ポケ
ツト層はトランジスタの端子に十分に近接して設
けられているから、トランジスタの各端子と関連
する電界の重要な部分がポケツト層１６と交わ
る。
下の所に最低のエネルギ・レベルを有する。右側
のグラフでは、伝導帯（Ec）および価電子帯
（Et）の両方が左側のグラフの対応する帯よりも
低いエネルギ・レベルに下がつている。ポケツト
層の位置における不連続（右側のグラフ）を含め
た帯形状の変化は、種々の端子に印加される電圧
によつて発生するチツプ３０内の電位面がポケツ
ト層１６の影響を受ける結果として生じる。ポケ
ツト層はトランジスタの端子に十分に近接して設
けられているから、トランジスタの各端子と関連
する電界の重要な部分がポケツト層１６と交わ
る。
本発明の動作モード変換の特徴は、伝導帯の電
位が減少することによつて達成される。この減少
は伝導帯を電子で満たすのに十分な大きさであ
り、これはポケツト層を有するFETの伝導チヤ
ネルの位置においてチツプ３０内で生じる。
位が減少することによつて達成される。この減少
は伝導帯を電子で満たすのに十分な大きさであ
り、これはポケツト層を有するFETの伝導チヤ
ネルの位置においてチツプ３０内で生じる。
結果として、エンハンスメント・モードFET
の空乏チヤネルがデイプリーシヨン・モード
FETの充満チヤネルになる。裏側のバツク端子
２８に印加される負のバツク電圧の効果は左側の
グラフでVBによつて示されており、このバツク
電圧は基準レベル（水平軸）に関して測定されて
いる。動作の際にポケツト層１６の電子は、ポケ
ツト層１６を十分に空乏化する程度に伝導チヤネ
ルへ移行する。
の空乏チヤネルがデイプリーシヨン・モード
FETの充満チヤネルになる。裏側のバツク端子
２８に印加される負のバツク電圧の効果は左側の
グラフでVBによつて示されており、このバツク
電圧は基準レベル（水平軸）に関して測定されて
いる。動作の際にポケツト層１６の電子は、ポケ
ツト層１６を十分に空乏化する程度に伝導チヤネ
ルへ移行する。
第３図を参照して第１図の右側のトランジスタ
１２の形成について更に説明する。第３図は第１
図の右側のトランジスタと関連するチツプ部分の
みを示している。第３図はソース端子２２、ドレ
イン端子２４、ゲート電極２６、バツク端子２８
を有し、ゲート電極２６はこれに接した上層１８
との組合わせで、ゲート端子構造体３２を形成す
る。
１２の形成について更に説明する。第３図は第１
図の右側のトランジスタと関連するチツプ部分の
みを示している。第３図はソース端子２２、ドレ
イン端子２４、ゲート電極２６、バツク端子２８
を有し、ゲート電極２６はこれに接した上層１８
との組合わせで、ゲート端子構造体３２を形成す
る。
上層１８は約500Åの厚さを有する。ポケツト
層１６は略1000Å以下の厚さを有し、上層１８か
ら約3000Åの間隔で設けられている。下層２０は
約3μmの厚さを有し、基板１４は約500μmの厚さ
を有する。基板１４はチツプの裏面に沿つて連続
する電位面を与えること以外は本発明の動作にお
いて特定の役割を持たない。
層１６は略1000Å以下の厚さを有し、上層１８か
ら約3000Åの間隔で設けられている。下層２０は
約3μmの厚さを有し、基板１４は約500μmの厚さ
を有する。基板１４はチツプの裏面に沿つて連続
する電位面を与えること以外は本発明の動作にお
いて特定の役割を持たない。
電荷伝導チヤネル３４は層１８と２０の界面に
並んで層２０に存在し、ソース領域２１とドレイ
ン領域２３の間で電子を伝導させる。典型的に
は、ドレイン領域２３はソース領域２１から電子
を引き寄せるようにソース領域２１に関して正の
電圧VDを受取る。ゲート電圧VGはトランジスタ
がエンハンスメント・モードまたはデイプリーシ
ヨン・モードで動作するかに依存して正または負
の電圧を受取る。第３図のトランジスタに関して
いえば、このトランジスタはデイプリーシヨン・
モードで動作し、したがつてゲート電圧はゼロま
たは負である。基板１４はP+特性を与えるため
の適当なドーパントとして亜鉛を使用しうる。
並んで層２０に存在し、ソース領域２１とドレイ
ン領域２３の間で電子を伝導させる。典型的に
は、ドレイン領域２３はソース領域２１から電子
を引き寄せるようにソース領域２１に関して正の
電圧VDを受取る。ゲート電圧VGはトランジスタ
がエンハンスメント・モードまたはデイプリーシ
ヨン・モードで動作するかに依存して正または負
の電圧を受取る。第３図のトランジスタに関して
いえば、このトランジスタはデイプリーシヨン・
モードで動作し、したがつてゲート電圧はゼロま
たは負である。基板１４はP+特性を与えるため
の適当なドーパントとして亜鉛を使用しうる。
第３図の構造において、下層２０のガリウムひ
素は真性バツフア層として働く。ポケツト層のシ
リコン・ドーパントはドナーとして働き、５×
1011原子／cm2のドーズ量でイオン注入源または拡
散源から導入される。図示した教示は種々の型式
のFETに適用できるが、良好な実施例として
MODFETを開示し、第２図のエネルギ・レベル
表示もMODFETのものを示している。上層１８
の半導体料と接触しているゲート電極２６の金属
はゲート端子３２においてシヨツトキ・バリアを
形成する。
素は真性バツフア層として働く。ポケツト層のシ
リコン・ドーパントはドナーとして働き、５×
1011原子／cm2のドーズ量でイオン注入源または拡
散源から導入される。図示した教示は種々の型式
のFETに適用できるが、良好な実施例として
MODFETを開示し、第２図のエネルギ・レベル
表示もMODFETのものを示している。上層１８
の半導体料と接触しているゲート電極２６の金属
はゲート端子３２においてシヨツトキ・バリアを
形成する。
本発明の理論はＰチヤネルFETにも適用でき、
同様にエンハンスメント・モードまたはデイプリ
ーシヨン・モードで動作できる。Ｐ型でもＮ型で
もポケツト層の動作の基本概念は同じである、す
なわち、ポケツト層のドーパントは伝導チヤネル
３４に必要とされる特性にしたがつてて電子空乏
化されるか正孔空乏化される。
同様にエンハンスメント・モードまたはデイプリ
ーシヨン・モードで動作できる。Ｐ型でもＮ型で
もポケツト層の動作の基本概念は同じである、す
なわち、ポケツト層のドーパントは伝導チヤネル
３４に必要とされる特性にしたがつてて電子空乏
化されるか正孔空乏化される。
ＰチヤネルFETの場合、素子の物理的構成は
同じでよいが、ポケツト層のドーパントの働きが
逆になる。したがつてＰチヤネルFETの場合、
ポケツト層のアクセプタ・ドーパントは動作モー
ドをエンハンスメント・モードからデイプリーシ
ヨン・モードへ変換し、ポケツト層のドナー・ド
ーパントは動作モードをデイプリーシヨン・モー
ドからエンハンスメント・モードへ変換する。上
層１８および下層２０はＰチヤネルおよびＮチヤ
ネルのFETにおいて同じ材料で形成される。Ｐ
チヤネルFETの良好な実施例では、ドナー・ド
ーパントとしてシリコンを有利に使用でき、アク
セプタ・ドーパントとしてベリリウムを有利に使
用しうる。
同じでよいが、ポケツト層のドーパントの働きが
逆になる。したがつてＰチヤネルFETの場合、
ポケツト層のアクセプタ・ドーパントは動作モー
ドをエンハンスメント・モードからデイプリーシ
ヨン・モードへ変換し、ポケツト層のドナー・ド
ーパントは動作モードをデイプリーシヨン・モー
ドからエンハンスメント・モードへ変換する。上
層１８および下層２０はＰチヤネルおよびＮチヤ
ネルのFETにおいて同じ材料で形成される。Ｐ
チヤネルFETの良好な実施例では、ドナー・ド
ーパントとしてシリコンを有利に使用でき、アク
セプタ・ドーパントとしてベリリウムを有利に使
用しうる。
上層１８はP+AlGaAsで形成され、下層２０は
真性GaAsで形成される。
真性GaAsで形成される。
ＮチヤネルFETの代替実施例としては、基板
はGaAsの半絶縁性基板で形成することもでき、
この場合下層２０はP-GaAsになる。基板の絶縁
特性のため基板裏側のバツク端子は設けられな
い。下層２０のP-GaAs層はソース領域２１とポ
ケツト層１６との間ならびにドレイン領域２３と
ポケツト層１６との間に静電結合を与える。した
がつてポケツト層１６のドーパントは伝導チヤネ
ル３４の領域のエネルギ・レベルに強い影響を与
え、この影響は基板１４の裏側のバツク端子がな
くても本発明を実施するのに十分な強さで生じ
る。
はGaAsの半絶縁性基板で形成することもでき、
この場合下層２０はP-GaAsになる。基板の絶縁
特性のため基板裏側のバツク端子は設けられな
い。下層２０のP-GaAs層はソース領域２１とポ
ケツト層１６との間ならびにドレイン領域２３と
ポケツト層１６との間に静電結合を与える。した
がつてポケツト層１６のドーパントは伝導チヤネ
ル３４の領域のエネルギ・レベルに強い影響を与
え、この影響は基板１４の裏側のバツク端子がな
くても本発明を実施するのに十分な強さで生じ
る。
しかし、基板１４が導電特性を持てばチツプ３
０の前面と裏面の間に明確に電界が形成され、キ
ヤリアを伝導チヤネルに効果的に局限するから、
基板１４としてはP+GaAsが好ましい。これによ
れば、アレイ１０のトランジスタ１２に所望の電
気的特性を与えるようにポケツト層１６の間隔お
よび寸法を選択するのが容易になる。第３図に示
した寸法および配置は良好な装置動作を与える
が、もし希望するならば、トランジスタ１２に所
望の電圧−電流特性を与えるように寸法および間
隔を更に調節することも可能である。
０の前面と裏面の間に明確に電界が形成され、キ
ヤリアを伝導チヤネルに効果的に局限するから、
基板１４としてはP+GaAsが好ましい。これによ
れば、アレイ１０のトランジスタ１２に所望の電
気的特性を与えるようにポケツト層１６の間隔お
よび寸法を選択するのが容易になる。第３図に示
した寸法および配置は良好な装置動作を与える
が、もし希望するならば、トランジスタ１２に所
望の電圧−電流特性を与えるように寸法および間
隔を更に調節することも可能である。
Ｇ 発明の効果
本発明によれば、FETの装置部分の構造を変
えたり電荷伝導チヤネル部分へのドーピングを用
いることなく、エンハンスメント・モードあるい
はデイプリーシヨン・モードの動作を選択的に設
定することができる。
えたり電荷伝導チヤネル部分へのドーピングを用
いることなく、エンハンスメント・モードあるい
はデイプリーシヨン・モードの動作を選択的に設
定することができる。
第１図は本発明によるFETアレイの一部分の
断面構造を示す図、第２図はエネルギ・バンドを
示す図、および第３図は第１図のデイプリーシヨ
ン・モードFETの断面構造を詳細に示す図であ
る。
断面構造を示す図、第２図はエネルギ・バンドを
示す図、および第３図は第１図のデイプリーシヨ
ン・モードFETの断面構造を詳細に示す図であ
る。
Claims (1)
- 【特許請求の範囲】 １ 第１の半導体層と、 上記第１の半導体層の下に設けられた第２の半
導体層と、 上記第２の半導体層に電荷導伝チヤネルを形成
するソース領域およびドレイン領域、ならびに上
記ソース領域とドレイン領域との間において上記
第１の半導体層上に設けられたゲート電極をそれ
ぞれ有する複数の電界効果トランジスタ装置と、 選択された電界効果トランジスタ装置の下の上
記第２の半導体層の領域内の電荷導伝チヤネルか
ら離隔する位置に埋設され、所定の導電型のドー
パントでドープされて上記電荷導伝チヤネルの電
荷量を調整する動作モード設定用ポケツト層と、 を有する電界効果トランジスタ構造体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US731822 | 1985-05-08 | ||
| US06/731,822 US4616242A (en) | 1985-05-08 | 1985-05-08 | Enhancement and depletion mode selection layer for field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61256770A JPS61256770A (ja) | 1986-11-14 |
| JPH0354868B2 true JPH0354868B2 (ja) | 1991-08-21 |
Family
ID=24941096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61044278A Granted JPS61256770A (ja) | 1985-05-08 | 1986-03-03 | 電界効果トランジスタ構造体 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4616242A (ja) |
| EP (1) | EP0201329B1 (ja) |
| JP (1) | JPS61256770A (ja) |
| CA (1) | CA1223673A (ja) |
| DE (1) | DE3686087T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH084138B2 (ja) * | 1986-05-23 | 1996-01-17 | 日本電気株式会社 | 半導体装置 |
| JPH01132170A (ja) * | 1987-11-18 | 1989-05-24 | Toshiba Corp | 電界効果トランジスタ |
| US4962304A (en) * | 1988-12-23 | 1990-10-09 | Rockwell International Corporation | Intrinsic impurity band conduction detectors |
| JP4650224B2 (ja) * | 2004-11-19 | 2011-03-16 | 日亜化学工業株式会社 | 電界効果トランジスタ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58130560A (ja) * | 1982-01-29 | 1983-08-04 | Hitachi Ltd | 半導体メモリ集積装置 |
| JPS58147978A (ja) * | 1982-02-12 | 1983-09-02 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 電気構成部材 |
| JPS5955073A (ja) * | 1982-09-24 | 1984-03-29 | Fujitsu Ltd | 半導体装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3767984A (en) * | 1969-09-03 | 1973-10-23 | Nippon Electric Co | Schottky barrier type field effect transistor |
| US4038563A (en) * | 1975-10-03 | 1977-07-26 | Mcdonnell Douglas Corporation | Symmetrical input nor/nand gate circuit |
| JPS5410684A (en) * | 1977-06-24 | 1979-01-26 | Mitsubishi Electric Corp | Using method of schottky gate type field effect transistors |
| US4193079A (en) * | 1978-01-30 | 1980-03-11 | Xerox Corporation | MESFET with non-uniform doping |
| CA1145482A (en) * | 1979-12-28 | 1983-04-26 | Takashi Mimura | High electron mobility single heterojunction semiconductor device |
| US4583105A (en) * | 1982-12-30 | 1986-04-15 | International Business Machines Corporation | Double heterojunction FET with ohmic semiconductor gate and controllable low threshold voltage |
| JPS59210672A (ja) * | 1983-05-16 | 1984-11-29 | Hitachi Ltd | 半導体装置 |
| JPH0793428B2 (ja) * | 1984-10-03 | 1995-10-09 | 株式会社日立製作所 | 半導体装置及びその製造方法 |
-
1985
- 1985-05-08 US US06/731,822 patent/US4616242A/en not_active Expired - Lifetime
-
1986
- 1986-03-03 JP JP61044278A patent/JPS61256770A/ja active Granted
- 1986-03-20 CA CA000504661A patent/CA1223673A/en not_active Expired
- 1986-05-07 EP EP86303479A patent/EP0201329B1/en not_active Expired
- 1986-05-07 DE DE8686303479T patent/DE3686087T2/de not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58130560A (ja) * | 1982-01-29 | 1983-08-04 | Hitachi Ltd | 半導体メモリ集積装置 |
| JPS58147978A (ja) * | 1982-02-12 | 1983-09-02 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 電気構成部材 |
| JPS5955073A (ja) * | 1982-09-24 | 1984-03-29 | Fujitsu Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3686087T2 (de) | 1993-03-04 |
| US4616242A (en) | 1986-10-07 |
| EP0201329A3 (en) | 1988-03-16 |
| DE3686087D1 (de) | 1992-08-27 |
| JPS61256770A (ja) | 1986-11-14 |
| EP0201329A2 (en) | 1986-11-12 |
| CA1223673A (en) | 1987-06-30 |
| EP0201329B1 (en) | 1992-07-22 |
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