JPH0353512Y2 - - Google Patents

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JPH0353512Y2
JPH0353512Y2 JP14389685U JP14389685U JPH0353512Y2 JP H0353512 Y2 JPH0353512 Y2 JP H0353512Y2 JP 14389685 U JP14389685 U JP 14389685U JP 14389685 U JP14389685 U JP 14389685U JP H0353512 Y2 JPH0353512 Y2 JP H0353512Y2
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Description

【考案の詳細な説明】 [産業上の利用分野] 本考案は、スイツチング素子に係り、特に、薄
膜トランジスタを多数個配列してなるスイツチン
グ素子の配線方法に関する。
[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a switching element, and more particularly to a wiring method for a switching element formed by arranging a large number of thin film transistors.

[従来技術およびその問題点] 半導体活性層としてアモルフアスシリコン等の
アモルフアス半導体を用いた薄膜トランジスタは
大面積化が容易であることから、密着型イメージ
センサ等の大面積デバイスのスイツチング素子と
して、近年注目されているデバイスである。
[Prior art and its problems] Thin film transistors using amorphous semiconductors such as amorphous silicon as the semiconductor active layer can be easily made large in area, so they have recently attracted attention as switching elements for large area devices such as contact image sensors. The device is

薄膜トランジスタの素子構造の代表例として
は、第4図に示す如く、ソースおよびドレイン電
極とゲート電極とによつてアモルフアスシリコン
からなる半導体活性層をはさんだスタガ構造があ
げられる。
A typical example of the element structure of a thin film transistor is a staggered structure in which a semiconductor active layer made of amorphous silicon is sandwiched between source and drain electrodes and a gate electrode, as shown in FIG.

この構造は、例えば、ガラス基板101上にゲ
ート電極102を形成し、この上にCVD法など
によつてゲート絶縁膜103を形成したのち、半
導体層としてのアモルフアスシリコンi層104
およびアモルフアスシリコンn+層105を形成
して、最後にソース電極106およびドレイン電
極107を形成することによつて作成される。こ
のソース電極およびドレイン電極のパターニング
に際して、ソースおよびドレイン電極の端縁がゲ
ート電極の端縁と一致し、整合しているのが望ま
しく、マスクアライメントに高い精度が必要とな
るだけでなく、ソースおよびドレイン電極の端縁
がゲート電極の端縁の外方にあると、チヤネルが
できない部分が生じて該トランジスタはオフのま
まであり、内方にくるとソース、ドレイン電極が
ゲート電極とオーバラツプするため、両者の間の
結合容量が増大して応答速度が遅くなるという問
題があつた。
In this structure, for example, a gate electrode 102 is formed on a glass substrate 101, a gate insulating film 103 is formed thereon by a CVD method, and then an amorphous silicon i layer 104 is formed as a semiconductor layer.
Then, an amorphous silicon n + layer 105 is formed, and finally a source electrode 106 and a drain electrode 107 are formed. When patterning the source and drain electrodes, it is desirable that the edges of the source and drain electrodes match and align with the edges of the gate electrode, which not only requires high accuracy in mask alignment, but also If the edge of the drain electrode is outside the edge of the gate electrode, there will be a part where no channel can be formed and the transistor will remain off; if it is inward, the source and drain electrodes will overlap with the gate electrode. However, there was a problem in that the coupling capacity between the two increased and the response speed became slow.

これらの問題を解決するため、例えば、ソー
ス・ドレイン電極のパターニングを、レジスト塗
布後、ゲート電極をマスクとして基板側から光照
射を行ない、レジストパターンを形成するように
した自己整合型の薄膜トランジスタが提案されて
いる。
To solve these problems, a self-aligned thin film transistor has been proposed in which, for example, the source/drain electrodes are patterned by applying a resist and then irradiating light from the substrate side using the gate electrode as a mask to form a resist pattern. has been done.

しかしながら、この自己整合型の薄膜トランジ
スタについても、第5図に示す如く多数個の薄膜
トランジスタを集積してスイツチング素子を形成
する場合、ゲート電極配線1′とソースおよびド
レイン電極配線2′,3′との交差によつて発生す
る容量が、実質的に前記の寄生容量と同等の効果
をもたらしてしまうという問題があつた。
However, even with regard to this self-aligned thin film transistor, when a large number of thin film transistors are integrated to form a switching element as shown in FIG. There is a problem in that the capacitance generated by the crossing has substantially the same effect as the parasitic capacitance described above.

本考案は、前記実情に鑑みてなされたもので、
ゲート電極配線と、ソースおよびドレイン電極配
線との交差によつて発生する容量を除去し、動作
特性の良好な薄膜トランジスタスイツチング素子
を提供することを目的とする。
This invention was made in view of the above-mentioned circumstances,
It is an object of the present invention to provide a thin film transistor switching element with good operating characteristics by eliminating capacitance caused by the intersection of a gate electrode wiring and a source and drain electrode wiring.

[問題点を解決するための手段] そこで、本考案では、多数個の薄膜トランジス
タのゲート電極を共通接続してなるスイツチング
素子において、ゲート電極を共通接続する共通ゲ
ート配線が各ゲート電極を含む1本の線分からな
るパターン形状をなし各ソース電極配線はすべて
該線分に対して一方の側に配設されると共に、各
ドレイン電極配線は他方の側に配設されている。
[Means for solving the problem] Therefore, in the present invention, in a switching element formed by commonly connecting the gate electrodes of a large number of thin film transistors, the common gate wiring that commonly connects the gate electrodes is one wire that includes each gate electrode. Each source electrode wiring is arranged on one side of the line segment, and each drain electrode wiring is arranged on the other side with respect to the line segment.

[作用] すなわち、ゲート電極を共通接続する共通ゲー
ト配線に対して、各ソース電極配線および各ドレ
イン電極配線が夫々、一方の側に配設されている
ため、配線パターンの交差を皆無とすることがで
き、容量の発生を抑制することが可能となる。
[Operation] That is, each source electrode wiring and each drain electrode wiring are arranged on one side of the common gate wiring that commonly connects the gate electrodes, so there is no crossing of wiring patterns. This makes it possible to suppress the generation of capacitance.

[実施例] 以下、本考案の実施例について、図面を参照し
つつ詳細に説明する。
[Example] Hereinafter, an example of the present invention will be described in detail with reference to the drawings.

第1図は、ゲート電極を共通接続する共通ゲー
ト配線をミアンダパターンとした薄膜トランジス
タスイツチング素子を示す上面図である。
FIG. 1 is a top view showing a thin film transistor switching element in which a common gate wiring for commonly connecting gate electrodes has a meander pattern.

このスイツチング素子は、ガラス基板(図示せ
ず)上に多数個の薄膜トランジスタT1〜Tnを一
列に配列してなるもので、各薄膜トランジスタ
T1〜Tnのゲート電極Gを共通接続するゲート配
線1のパターンはミアンダパターン(ジグザグ状
パターン)からなる1本の分岐しない線分であ
り、各ソース配線2、およびドレイン配線3は
夫々上方および下方に向つて配設されている。
This switching element consists of a large number of thin film transistors T 1 to Tn arranged in a row on a glass substrate (not shown), and each thin film transistor
The pattern of the gate wiring 1 that commonly connects the gate electrodes G of T 1 to Tn is a single unbranched line segment consisting of a meander pattern (zigzag pattern), and each source wiring 2 and drain wiring 3 are connected upwardly and It is arranged facing downward.

各薄膜トランジスタT1〜Toは、通常のスタガ
構造をなすもので、ガラス基板上に配設されたク
ロム薄膜からなるゲート電極Gと、酸化シリコン
膜からなるゲート絶縁膜(図示せず)と、水素化
アモルフアスシリコンi層(a−Si:H)からな
る半導体活性層A、水素化アモルフアスシリコン
n+層からなるオーミツクコンタクト層(図示せ
ず)、アルミニウム薄膜からなるソースおよびド
レイン電極S,Dとが順次積層せしめられてなる
自己整合型の薄膜トランジスタである。そして、
ゲート配線1は、ゲート電極Gと、ソース・ドレ
イン配線2,3は、ソース・ドレイン電極S,D
と、夫々同一の工程で形成されるもので、夫々、
クロム薄膜、アルミニウム薄膜から構成されてい
る。
Each of the thin film transistors T 1 to T o has a normal staggered structure, and includes a gate electrode G made of a chromium thin film disposed on a glass substrate, a gate insulating film (not shown) made of a silicon oxide film, Semiconductor active layer A consisting of hydrogenated amorphous silicon i-layer (a-Si:H), hydrogenated amorphous silicon
This is a self-aligned thin film transistor in which an ohmic contact layer (not shown) made of an n + layer and source and drain electrodes S and D made of aluminum thin films are sequentially laminated. and,
The gate wiring 1 is the gate electrode G, and the source/drain wirings 2 and 3 are the source/drain electrodes S and D.
and are formed in the same process, respectively.
It is composed of a chromium thin film and an aluminum thin film.

かかる配線構造によれば、ゲート配線とソー
ス・ドレイン配線との交差が皆無であるため、交
差による容量は0となり、動作特性の良好なスイ
ツチング素子を得ることができる。
According to such a wiring structure, since there is no crossing between the gate wiring and the source/drain wiring, the capacitance due to crossing becomes 0, and a switching element with good operating characteristics can be obtained.

また、本考案の変形例としては、第2図に示す
如く、薄膜トランジスタT1〜Toを階段状に配列
し、階段状のミアンダパターンからなるゲート配
線11を形成するようにしてもよい。ソース・ド
レイン配線12,13については、前記実施例と
同様に夫々上方、および下方に向つて配設すれば
よい。
Further, as a modification of the present invention, as shown in FIG. 2, the thin film transistors T 1 to T o may be arranged in a stepwise manner to form the gate wiring 11 having a stepwise meander pattern. The source/drain wirings 12 and 13 may be arranged upward and downward, respectively, as in the previous embodiment.

更に他の実施例として、第3図に示す如く、薄
膜トランジスタT1〜Toの各ゲート電極が一直線
上にあるように、薄膜トランジスタを配列し、一
直線状のゲート配線21によつてゲート電極を共
通接続した構造も有効である。このとき、ソー
ス・ドレイン配線22,23は夫々上方、および
下方に向つて配設され、配線パターンとしては最
もシンプルな構造となつている。
As another example, as shown in FIG. 3, the thin film transistors are arranged so that the gate electrodes of each of the thin film transistors T 1 to T o are in a straight line, and the gate electrodes are shared by a straight gate wiring 21. Connected structures are also effective. At this time, the source/drain wirings 22 and 23 are arranged upward and downward, respectively, and have the simplest structure as a wiring pattern.

なお、実施例では、スタガ構造の薄膜トランジ
スタを用いたが、必ずしもこれに限定されること
なく、本考案はプラナー構造等、他の構造の薄膜
トランジスタスイツチング素子にも有効である。
In the embodiment, a thin film transistor with a staggered structure is used, but the present invention is not necessarily limited to this, and the present invention is also effective for thin film transistor switching elements with other structures such as a planar structure.

また、配線パターンの形状についても実施例に
限定されることなく適宜変更可能である。
Further, the shape of the wiring pattern is not limited to the embodiment and can be changed as appropriate.

[効果] 以上説明してきたように、本考案のスイツチン
グ素子によれば、各薄膜トランジスタのゲート電
極を1本の分岐しない線分からなる配線パターン
(ゲート配線)によつて共通接続すると共に、各
ソース・ドレイン電極からの引き出し線(ソー
ス・ドレイン配線)を、該ゲート配線に対して、
夫々異なる方向に形成するようにしているため、
配線間の交差による容量は皆無となり、動作特性
の向上をはかることが可能となる。
[Effect] As explained above, according to the switching element of the present invention, the gate electrodes of each thin film transistor are commonly connected by a wiring pattern (gate wiring) consisting of one unbranched line segment, and each source and Connect the lead line (source/drain wiring) from the drain electrode to the gate wiring,
Because they are formed in different directions,
There is no capacitance due to crossings between wires, making it possible to improve operating characteristics.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は、本考案実施例の薄膜トランジスタス
イツチング素子の配線構造を示す図、第2図およ
び第3図は、本考案の変形例を示す図、第4図
は、薄膜トランジスタの素子構造の1例を示す
図、第5図は、従来例の薄膜トランジスタスイツ
チング素子の配線構造を示す図である。 101…ガラス基板、102…ゲート電極、1
03…ゲート絶縁膜、104…アモルフアスシリ
コンi層、105…アモルフアスシリコンn+層、
106…ソース電極、107…ドレイン電極、G
…ゲート電極、S…ソース電極、D…ドレイン電
極、A…半導体活性層、1,11,21…ゲート
配線、2,12,22…ソース配線、3,13,
23…ドレイン配線。
FIG. 1 is a diagram showing a wiring structure of a thin film transistor switching element according to an embodiment of the present invention, FIGS. 2 and 3 are diagrams showing a modification of the present invention, and FIG. An example diagram, FIG. 5, is a diagram showing the wiring structure of a conventional thin film transistor switching element. 101...Glass substrate, 102...Gate electrode, 1
03... Gate insulating film, 104... Amorphous silicon i layer, 105... Amorphous silicon n + layer,
106... Source electrode, 107... Drain electrode, G
... Gate electrode, S... Source electrode, D... Drain electrode, A... Semiconductor active layer, 1, 11, 21... Gate wiring, 2, 12, 22... Source wiring, 3, 13,
23...Drain wiring.

Claims (1)

【実用新案登録請求の範囲】 (1) 複数個の薄膜トランジスタのゲート電極を共
通接続してなるスイツチング素子において、 各ゲート電極を共通接続する共通ゲート配線
が各ゲート電極を含む1本の分岐しない配線パ
ターンからなり、 各ソース電極配線は、該共通ゲート配線に対
して一方の側に配設されると共に、 各ドレイン電極配線は、該共通ゲート配線に
対して他方の側に配設されるようにしたことを
特徴とするスイツチング素子。 (2) 前記薄膜トランジスタは1列に配列され、前
記共通ゲート配線はミアンダパターンをなすよ
うにしたことを特徴とする実用新案登録請求の
範囲第(1)項記載のスイツチング素子。
[Claims for Utility Model Registration] (1) In a switching element formed by commonly connecting the gate electrodes of a plurality of thin film transistors, the common gate wiring that commonly connects each gate electrode is a single unbranched wiring that includes each gate electrode. Each source electrode wiring is arranged on one side with respect to the common gate wiring, and each drain electrode wiring is arranged on the other side with respect to the common gate wiring. A switching element characterized by: (2) The switching element according to claim 1, wherein the thin film transistors are arranged in a line, and the common gate wiring forms a meandering pattern.
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