JPH0353357A - キャッシュメモリ制御用集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はキャッシュメモリ制御用Ｓ積回路に関し、特に
マイクロプロセッサを用いてキャッシュメモリ・システ
ムをｉｔするキャッシュメモリ制御用集積回路に関する
。

〔従来の技術〕

キャッシュメモリ・システムには、その構成方法が種々
ある。一般にキャッシュメモリを用いたシステムは、必
要とする性能を十分に発揮するように、各方式の採用、
不採用や、そのパラメータを決定している，次に、構成
方法の具体的内容および考え方を説明する。

キャッシュメモリ・システムの性能を左右するパラメー
タとして、連想単位数、キャッシ二メモリ・ブロックサ
イズ、キャッシュメモリ全体のサイズ、などがある。

同様に方式に関しては、フェッチバイパス方式、ライト
スル一方式、コピーバック方式、ライトア口ケート方式
、などがある。

キャッシュメモリ・システムを構或する場合に使用する
、キャッシュメモリ制御用集積回路の中には、これらの
殆どのパラメータや方式を任意に選択できるものが存在
する。

このようなキャッシュメモリ制御用集積回路を用いてキ
ャッシェメモリ・システムを構或する場合、キャッシュ
メモリが導入されるシステムのハードウェア的特性、シ
ステム上で動作するプログラムの特性、更にシステムに
対する要求性能などを考慮して、先のパラメータや方式
を選択しなければならない。

しかしながら、上記選択肢と性能の関係は極めて複雑で
あり、実際にシステムを構築し、アフリケーションプロ
グラムを実行しなければ、性能がどれぐらい向上してる
かを正確に知ることが出来ない。とくにキャッシュメモ
リ・システム構築時のコストに見あうだけの性能が得ら
れるか否かを判定するためには、実際に動作させてみな
ければ判定は困難である。

このような状況のなかでアプリケーションプロダラムの
なかには、キャッシュメモリを使用するとかえって性能
が落ちるものも存在する。これはキャッシュメモリがミ
スヒットした場合、キャッシュメモリが主記憶から必要
なデータを読み込む時間よりも、マイクロプロセッサが
直接主記憶からデータを読み込む時間の方が短い場合が
あるからである。この傾向はヒット率が高いシステムに
おいて多く見られる。

上記のことから、特に動的に複数のアプリケーションが
動作する環境においては、常にキャッシュメモリを使用
するよりも、特定のアプリケーションに限りキャッシュ
メモリの使用を制限する必要がある。しかしこのような
特定アプリケーションを区別する定量的な手段は特にな
い。この場合は、先に述べたように実際にキャッシュメ
モリを搭載したシステムにおいて性能評価をおこなう必
要がある。

〔発明が解決しようとする課題〕

キャッシュメモリ・システムの構或方法は多種多様であ
り、またその上で動作するプログラムの特性により、キ
ャッシュメモリ・システム全体の性能は大きく変る。従
ってキャッシュメモリ・システムを構成した場合、性能
が実際にどれぐらい向上するかは、実際にキャッシュメ
モリのヒット率を実装機において測定しなかければなら
ない。

しかしながらキャッシュメモリに対するアクセスがヒッ
トしたか否かを判定するにはキャッシュメモリ制御用集
積回路内部の信号を必要とし、動的にヒット率を測定す
ることは困難である。更に実際のヒット率が十分高くな
い場合には、キャシュメモリを使用するとかえってシス
テム全体の性能を落としかねないという欠点を有する。

本発明の目的は、動的にアプリケーションが変化した場
合などにおいて、ヒッＩ・率が極端に低下することによ
るキャッシュメモリ・システマ全体の性能低下を防ぐこ
とができるキャッシュメモリ制御用集積回路を提供する
ことにある。

〔課題を解決するための手段〕

本発明のキャシュメモリ制御用Ｓ積回路は、マイクロプ
ロセッサに接続されキャッシュメモリ・システムを形或
するキャッシュメモリ制御用集積回路であって、キャッ
シュメモリにヒットしたか否かを判定する判定回路と、
前記ヒットの回数をカウントする第１のカウンタと、前
記キャッシュメモリに対するアクセスの総数をカウント
する第２のカウンタと、前記ヒット回数とアクセス回数
を基準値と比較する比較回路と、前記基準値を保持する
レジスタとを有し、前記キャッシュメモリ動作時に前記
第１及び第２のカウンタによりヒット率を動的に求め、
前記基準値と比較すことにより前記キャッシュメモリ動
作を続行するか否かを決定することが可能である構或を
有している。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第１の実施例を示すブロック図である
。

第１図において、シーゲンサ１０１は内部状態の遷移を
決めるシーケンサ、ヒット／ミスヒット判定回路１０２
はシーケンサ１０１がらの信号により現在のアクセスが
ヒットアクセスかミスヒットアクセスであるかを判定す
る論理回路、ヒットアクセスカウンタ１０３はヒット／
ミスヒット判定回路１０２からの信号により、ヒットア
クセスの回数を数える第１のカウンタ、キャッシュアク
セス判定回路１０４はシーケンサ１０１からの信号によ
り現在のアクセスがキャッシュ・アクセスかバイパス・
アクセスであるかを判定する論理回路、キャシスアクセ
ス・カウンタ１０５はキャッシュアクセス判定回ＦｉＰ
ｉ１　０　４からの信号により、キャッシュアクセスの
回数を数える第２のカウンタ、比較回路１０６はヒット
アクセスカウンタ１０３及びキャッシュアクセス・カウ
ンタ１０５の値から、ヒット率が基準値を下回っている
か否かを判定する比較器である。

キャッシュメモリ制御用集積回路は、マイクロプロセッ
サからのアクセスに対し、マイクロプロセッサの要求す
るデータがキャッシュメモリ上に存在するかどうかを調
べる。

要求するデータが存在する場合はその：ｉまデー夕をマ
イクロプロセッサに出力するシーケンうを実行する。こ
のシーケンスをキャシュ・ヒット・シーゲンスと呼ぶ。

逆に存在しない場合は主記憶からデータを読み込んで、
マイクロプロセッサに要求データを出力するシーケンス
を実行する。このシーゲンスをキャッシュ・ミスヒット
・シーケンスと呼ぶ。

上記２種類のシーケンスのどちらが実行されるかはアク
セスごとに違い、キャッシュメモリ制御用集積回路内部
のシーケンサ１０１からの信号によりどちらのシーケン
スを実行しているかを判定することが出来る。

ヒット／ミスヒット判定回路１０２は上記セーテンサ１
０１からの信号により現在のシーケンスがキャッシュ・
ヒット・シーケンスがキャッシュ・ヒット・シーケンス
毎に、カウント値を増やしていく。これにより、キャッ
シュヒットアクセスの回数を知ることができる。

キャッシュメモリ制御用集積回路に対するアクセスには
キャッシュメモリを実際には使用しないアクセス、キャ
ッシュ・バイパス・アクセスが存在する。

キャッシュメモリのヒット率を算出するためには、キャ
ッシュメモリ制御用集積回路に対するアクセスの回数か
ら前記のキャッシュ・バイパス・アクセスの回数を引い
た回数が必要となる。このようにキャッシュメモリ制御
用集積回路に対するアクセスであって、キャッシュ・バ
イパス・アクセスでないアクセスを、キャッシュ・アク
セスと呼ぶ。

キャッシュアクセス判定回路１０４はシーケンサ１０１
からの信号により現在のアクセスがキャッシュ・アクセ
スかバイパス・アクセスであるかを判定する。

キャッシスアクセス・カウンタ１０５はキャッシュ・ア
クセス毎に、カウント値を増やしていく。これにより、
キャッシュ・アクセスの回数を知ることができる。

以上説明したヒットアクセスカウンタ１０３の出力値と
、キャッシ二アクセスカウンタ１０５の出力値より動的
に現在のヒット率を計算することができる。比較器１０
６内においてこの計算を行なう。比較器１０６では、キ
ャッシュアクセスカウンタ１０５の出力値が一定値に達
した場合に先に計算したヒット率が基準値を越えている
かを比較する。もしヒット率が基準値以下の場合は、非
キャッシング信号を出力し、基準値以上の場合は出力し
ない。この非キャッシング信号はキャッシュメモリ制御
用集積回路内で使用され、アクティブの場合はキャッシ
ュ動作を禁止する。

第２の実施例では、第１の実施例の構成の他に、比較回
路内で使用する基準値を保持する為のレジスト回路を追
加している。

第２図は本発明の第２の実施例を示すブロック図である
。

第２図において、比較器制御レジスタ２０７は比較回路
１０６で使用する基準値を保持する為のレジスタである
。

第１の実施例で説明した通り、比較回路１０６では現在
のヒット率を動的に計算し、その結果を基準値と比較し
ている。しかしこの基準値はシステム構戒やキャッシュ
構成によって異なった値をとることが望ましい。すなわ
ちキャッシュミスヒット時における回復時間が十分長い
場合など、ヒット率が特に高くなければキャッシュメモ
リを使用する価値がなくなるようなシステムにおいては
、基準値を高めに設定し、逆の場合には低めに設定する
。

比較回路制御レジスタ２０７はこのような基準値保持し
、システムに合わせて基準値を設定できるようになって
いる。

〔発明の効果〕

以上説明したように本発明は、動的に現在のキャッシュ
メモリに対するヒット率を計算することができるので、
この機能により、キャッシュメモリの性能が十分発揮さ
れないような場合、先のヒット率からそれを判断し、動
的にキャシュメモリの切り離しを行なうことが可能とな
る効果がある。

また先の判断の基準になる値を任意に指定可能なため、
システム毎あるいはアプリケーション毎に基準値を設定
することが可能である効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロック図、第２
図は本発明の第２の実施例を示すブロック図である． １０１・・・シーケンサ、１０２・・・ヒット／ミスヒ
ット判定回路、１０３・・・ヒットアクセスカウンタ、
１０４・・・キャッシュアクセス判定回路、１０５・・
・キャッシュアクセスカウンタ、１０６・・・比較回路
、２０７・・・比較回路制御レジスタ。

Claims (1)

【特許請求の範囲】
1. マイクロプロセッサに接続されキャッシュメモリ・シス
   テムを形成するキャッシュメモリ制御用集積回路であっ
   て、キャッシュメモリにヒットしたか否かを判定する判
   定回路と、前記ヒットの回数をカウントする第１のカウ
   ンタと、前記キャッシュメモリに対するアクセスの総数
   をカウントする第２のカウンタと、前記ヒット回数とア
   クセス回数を基準値と比較する比較回路と、前記基準値
   を保持するレジスタとを有し、前記キャッシュメモリ動
   作時に前記第１及び第２のカウンタによりヒット率を動
   的に求め、前記基準値と比較すことにより前記キャッシ
   ュメモリ動作を続行するか否かを決定することが可能で
   あることを特徴とするキャッシュメモリ制御用集積回路
   。