JPH0352310A - ライトアンプ回路 - Google Patents
ライトアンプ回路Info
- Publication number
- JPH0352310A JPH0352310A JP18696789A JP18696789A JPH0352310A JP H0352310 A JPH0352310 A JP H0352310A JP 18696789 A JP18696789 A JP 18696789A JP 18696789 A JP18696789 A JP 18696789A JP H0352310 A JPH0352310 A JP H0352310A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- transistors
- base
- turned
- parallel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
- 230000005284 excitation Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 238000013016 damping Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003449 preventive effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は例えば磁気ディスクのような磁気記録媒体にデ
ータを書込む磁気ヘッドに対し、この書込のための電流
（ライト電流）を流すライトアンプ回路に関するもので
、 特に書込を高速化し得るようにしたライトアンプ回路に
関する。 なお以下各図において同一の符号は同一もしくは相当部
分を示す。またレベル“旧ｇｈ”，“Ｌｏ一は単にレベ
ル“Ｈ″，“Ｌ”と記すものとする。
ータを書込む磁気ヘッドに対し、この書込のための電流
（ライト電流）を流すライトアンプ回路に関するもので
、 特に書込を高速化し得るようにしたライトアンプ回路に
関する。 なお以下各図において同一の符号は同一もしくは相当部
分を示す。またレベル“旧ｇｈ”，“Ｌｏ一は単にレベ
ル“Ｈ″，“Ｌ”と記すものとする。
第２図は従来のライトアンプ回路の構戒例を示す。同図
においてＬＨＩ，ＬＨ２はセンタアップＭで２分された
磁気コイルの各％の部分としての磁気コイルで、このコ
イルは図外の磁気ヘッドに正，逆の２値の励磁信号を与
える。そして前記センタタップＭとグランドＧＮＤ間に
はセンタタップＭを正極とする直流電源Ｖｃｃが供給さ
れている。 ＣＳはグランドＧＮＤに電流流出極が接続され、定電流
Ｔｃｃを流す定電流源、Ｎ１．Ｎ２はそれぞれ磁気コイ
ルＬ Ｈｌ． Ｌ Ｈ２の非センタタップ側の端子と前
記定電流源１ｃｃの電流流入極との間を開閉して磁気コ
イルＬＨＩ，ＬＨ２を交互に付勢するＮＰＮＯ主トラン
ジスタ、ＲＤは主トランジスタＮｌ，Ｎ２のターンオフ
時に磁気コイルＬ Ｈｌ， Ｌ Ｈ２の磁気エネルギを
吸収し、主トランジスタＮＬＮ２を過電圧から保護する
ダンピング抵抗である．Ｎ３，Ｎ４はそれぞれ主トラン
ジスタＮｌ，Ｎ２を駆動するＮＰＮの駆動用トランジス
タ、Ｑ， Ｑはそれぞれこの駆動用トランジスタＮ３
，Ｎ４のベースに与えられる人力信号、ＲＢＬＲＢ２は
それぞれ主トランジスタＮｌ，Ｎ２のベース・工くツタ
回路と並列に設けられた抵抗（便宜上ベース並列抵抗と
呼ぶ）で、この抵抗ＲＢＩ，ＲＢ２はそれぞれ主トラン
ジスタＮｌ，Ｎ２のターンオフ時に、そのベース蓄積電
荷の放電路を形或するとともに、それぞれ駆動トランジ
スタＮ３，Ｎ４のエミッタ電流の流路の１部になり、該
トランジスタＮ３，Ｎ４のターンオン速度を早める役割
をも持っている。 このライトアンプ回路では人力信号ＱをＩＩＨ”レベル
、入力信号頁を“Ｌ ＩＩレベルとすると、トランジス
タＮ３，従ってＮｌがＯＮ、トランジスタＮ４．従って
Ｎ２がＯＦＦとなり、磁気コイルＬＨＩが付勢され、磁
気コイルＬＨ２は消勢状態となる。 この動作モードを便宜上、第１のモードという。 逆に入力信号Ｑを“Ｌ”レベル、入力信号Ｑを“゜Ｈ”
レベルとすると、トランジスタＮ３．従ってＮ１がＯＦ
Ｆ， トランジスタＮ４．従ってＮ２がＯＮとなり磁
気コイルＬＨ２が付勢され、磁気コイルＬＨＩが消勢状
態となる。この動作モードを便宜上、第２のモードとい
う。 このようにした人力信号Ｑ （Ｑ）のレベルを、書込む
べき２値データに応じて変化させることによって、通電
される磁気コイルＬＨＩ，ＬＨ２の選択、従って磁気ヘ
ッドの励磁の極性が変化し、図外の磁気記録媒体への前
記入力２値データに対応する２値の磁気信号の書込が行
われる。
においてＬＨＩ，ＬＨ２はセンタアップＭで２分された
磁気コイルの各％の部分としての磁気コイルで、このコ
イルは図外の磁気ヘッドに正，逆の２値の励磁信号を与
える。そして前記センタタップＭとグランドＧＮＤ間に
はセンタタップＭを正極とする直流電源Ｖｃｃが供給さ
れている。 ＣＳはグランドＧＮＤに電流流出極が接続され、定電流
Ｔｃｃを流す定電流源、Ｎ１．Ｎ２はそれぞれ磁気コイ
ルＬ Ｈｌ． Ｌ Ｈ２の非センタタップ側の端子と前
記定電流源１ｃｃの電流流入極との間を開閉して磁気コ
イルＬＨＩ，ＬＨ２を交互に付勢するＮＰＮＯ主トラン
ジスタ、ＲＤは主トランジスタＮｌ，Ｎ２のターンオフ
時に磁気コイルＬ Ｈｌ， Ｌ Ｈ２の磁気エネルギを
吸収し、主トランジスタＮＬＮ２を過電圧から保護する
ダンピング抵抗である．Ｎ３，Ｎ４はそれぞれ主トラン
ジスタＮｌ，Ｎ２を駆動するＮＰＮの駆動用トランジス
タ、Ｑ， Ｑはそれぞれこの駆動用トランジスタＮ３
，Ｎ４のベースに与えられる人力信号、ＲＢＬＲＢ２は
それぞれ主トランジスタＮｌ，Ｎ２のベース・工くツタ
回路と並列に設けられた抵抗（便宜上ベース並列抵抗と
呼ぶ）で、この抵抗ＲＢＩ，ＲＢ２はそれぞれ主トラン
ジスタＮｌ，Ｎ２のターンオフ時に、そのベース蓄積電
荷の放電路を形或するとともに、それぞれ駆動トランジ
スタＮ３，Ｎ４のエミッタ電流の流路の１部になり、該
トランジスタＮ３，Ｎ４のターンオン速度を早める役割
をも持っている。 このライトアンプ回路では人力信号ＱをＩＩＨ”レベル
、入力信号頁を“Ｌ ＩＩレベルとすると、トランジス
タＮ３，従ってＮｌがＯＮ、トランジスタＮ４．従って
Ｎ２がＯＦＦとなり、磁気コイルＬＨＩが付勢され、磁
気コイルＬＨ２は消勢状態となる。 この動作モードを便宜上、第１のモードという。 逆に入力信号Ｑを“Ｌ”レベル、入力信号Ｑを“゜Ｈ”
レベルとすると、トランジスタＮ３．従ってＮ１がＯＦ
Ｆ， トランジスタＮ４．従ってＮ２がＯＮとなり磁
気コイルＬＨ２が付勢され、磁気コイルＬＨＩが消勢状
態となる。この動作モードを便宜上、第２のモードとい
う。 このようにした人力信号Ｑ （Ｑ）のレベルを、書込む
べき２値データに応じて変化させることによって、通電
される磁気コイルＬＨＩ，ＬＨ２の選択、従って磁気ヘ
ッドの励磁の極性が変化し、図外の磁気記録媒体への前
記入力２値データに対応する２値の磁気信号の書込が行
われる。
第２図のライトアンプ回路では主トランジスタＮｌ，Ｎ
２がターンオフする場合、前述のようにそのベースに蓄
積された電荷はそれぞれ抵抗ＲＢＩ，ＲＢ２を通して放
電される。この放電時間が短いほど、主トランジスタの
スイッチング時間、従って書込時間が短くなる。 現在、磁気ディスク等ではデータ記録密度を高めること
が望まれており、そのためにはデータ書込時間を短縮す
る必要がある。そこで前記ベース蓄積電荷の放電時間を
短縮する方法として、ペース並列抵抗ＲＢＩ，ＲＢ２の
抵抗値を小さくすることが考えられるが、そのようにす
ると消費電流が増加するという問題が生じる。 そこで本発明はベース並列抵抗ＲＢＩ，ＲＢ２に並列に
それぞれバイパストランジスタＮ５，Ｎ６を接続し、主
トランジスタＮ１．Ｎ２のＯＮ／○ＦＦに応じて、それ
ぞれこのバイパストランジスタＮ５，Ｎ６をＯＦＦ／Ｏ
Ｎするようにしたライトアンプ回路を提供することによ
って前記の問題を解消することを課題とする。
２がターンオフする場合、前述のようにそのベースに蓄
積された電荷はそれぞれ抵抗ＲＢＩ，ＲＢ２を通して放
電される。この放電時間が短いほど、主トランジスタの
スイッチング時間、従って書込時間が短くなる。 現在、磁気ディスク等ではデータ記録密度を高めること
が望まれており、そのためにはデータ書込時間を短縮す
る必要がある。そこで前記ベース蓄積電荷の放電時間を
短縮する方法として、ペース並列抵抗ＲＢＩ，ＲＢ２の
抵抗値を小さくすることが考えられるが、そのようにす
ると消費電流が増加するという問題が生じる。 そこで本発明はベース並列抵抗ＲＢＩ，ＲＢ２に並列に
それぞれバイパストランジスタＮ５，Ｎ６を接続し、主
トランジスタＮ１．Ｎ２のＯＮ／○ＦＦに応じて、それ
ぞれこのバイパストランジスタＮ５，Ｎ６をＯＦＦ／Ｏ
Ｎするようにしたライトアンプ回路を提供することによ
って前記の問題を解消することを課題とする。
前記の課題を解決するために本発明の回路は、『センタ
タップ（Ｍなど）を備えた磁気ヘッドの磁気コイル（Ｌ
Ｈ１．ＬＨ２など）の両端にそれぞれ第１，第２のＮＰ
Ｎ （ＰＮＰ）｝ランジスタ（Ｎｌ，Ｎ２など）のコレ
クタを接続し、前記センタタップに直流電源（Ｖｃｃな
と）の正（負）極を接続し、 前記２つのトランジスタのエミッタを相互に接続して、
この接続点と前記直流電源の負（正）極との間に前記ト
ランジスタに順電流を流す極性の定電流源（ＣＳなと）
を接続し、 前記第１，第２のトランジスタのベースと前記直流電源
の負（正）極との間にそれぞれ第１，第２の抵抗（ＲＢ
Ｉ．ＲＢ２など〕を接続し、前記第１のトランジスタの
ベースに該トランジスタをオンさせる信号（“Ｈ Ｉ１
レベルの人力信号Ｑなど）を与え、かつ前記第２のトラ
ンジスタのベースに該トランジスタをオフさせる信号（
” Ｌ ”レベルの入力信号Ｑなど）を与える第１のモ
ードと、前記第２のトランジスタのベースに該トランジ
スタをオンさせる信号（“Ｈ Ｉ１レベルの入力信号Ｑ
など）を与え、かつ前記第１のトランジスタのベースに
該トランジスタをオフさせる信号（“Ｌ Ｉ１レベルの
入力信号Ｑなど）を与える第２のモードとによって、前
記磁気ヘッドに２値の磁気データの書込を行わせるライ
トアンプ回路において、前記第１の抵抗に並列に、前記
第１，第２のモードに応じてそれぞれオフ，オンが行わ
れる第３のトランジスタ（Ｎ５など）を接続すると共に
、前記第２の抵抗に並列に、前記第１，第２のモードに
応じてそれぞれオン，オフが行われる第４のトランジス
タ（Ｎ６など）を接続したｊものとする。
タップ（Ｍなど）を備えた磁気ヘッドの磁気コイル（Ｌ
Ｈ１．ＬＨ２など）の両端にそれぞれ第１，第２のＮＰ
Ｎ （ＰＮＰ）｝ランジスタ（Ｎｌ，Ｎ２など）のコレ
クタを接続し、前記センタタップに直流電源（Ｖｃｃな
と）の正（負）極を接続し、 前記２つのトランジスタのエミッタを相互に接続して、
この接続点と前記直流電源の負（正）極との間に前記ト
ランジスタに順電流を流す極性の定電流源（ＣＳなと）
を接続し、 前記第１，第２のトランジスタのベースと前記直流電源
の負（正）極との間にそれぞれ第１，第２の抵抗（ＲＢ
Ｉ．ＲＢ２など〕を接続し、前記第１のトランジスタの
ベースに該トランジスタをオンさせる信号（“Ｈ Ｉ１
レベルの人力信号Ｑなど）を与え、かつ前記第２のトラ
ンジスタのベースに該トランジスタをオフさせる信号（
” Ｌ ”レベルの入力信号Ｑなど）を与える第１のモ
ードと、前記第２のトランジスタのベースに該トランジ
スタをオンさせる信号（“Ｈ Ｉ１レベルの入力信号Ｑ
など）を与え、かつ前記第１のトランジスタのベースに
該トランジスタをオフさせる信号（“Ｌ Ｉ１レベルの
入力信号Ｑなど）を与える第２のモードとによって、前
記磁気ヘッドに２値の磁気データの書込を行わせるライ
トアンプ回路において、前記第１の抵抗に並列に、前記
第１，第２のモードに応じてそれぞれオフ，オンが行わ
れる第３のトランジスタ（Ｎ５など）を接続すると共に
、前記第２の抵抗に並列に、前記第１，第２のモードに
応じてそれぞれオン，オフが行われる第４のトランジス
タ（Ｎ６など）を接続したｊものとする。
ベース並列抵抗に並列に接続されたバイパストランジス
タはこのトランジスタに対応する主トランジスタのＯ
Ｎ／Ｏ Ｆ Ｆに応じて、それぞれＯＦＦ／ＯＮするの
で、バイパストランジスタは対応する主トランジスタの
ターンオフ時には、そのベース蓄積電荷の放電抵抗を短
絡してこの主トランジスタのターンオフ時間、従って磁
気ヘッドのデータ書込時間を短縮する一方、対応する主
トランジスタのＯＮ時にはバイパストランジスタはＯＦ
Ｆするので、回路損失の増加を招くことは無い。
タはこのトランジスタに対応する主トランジスタのＯ
Ｎ／Ｏ Ｆ Ｆに応じて、それぞれＯＦＦ／ＯＮするの
で、バイパストランジスタは対応する主トランジスタの
ターンオフ時には、そのベース蓄積電荷の放電抵抗を短
絡してこの主トランジスタのターンオフ時間、従って磁
気ヘッドのデータ書込時間を短縮する一方、対応する主
トランジスタのＯＮ時にはバイパストランジスタはＯＦ
Ｆするので、回路損失の増加を招くことは無い。
第１図は本発明の一実施例としての回路図で、第２図に
対応するものである。第１図では第２図に対し、新たに
ベース並列抵抗ＲＢＩ，ＲＢ２に並列にそれぞれＮＰＮ
のバイパストランジスタＮ５，Ｎ６が接続され、このバ
イパストランジスタＮ５，Ｎ６のベースはそれぞれ入力
信号Ｑ． Ｑによって駆動されるように構威されている
。 この第１図の回路においては、人力信号Ｑが“′Ｈ゛′
レベル，Ｑが“Ｌ″レベルの場合、トランジスタＮｌ，
Ｎ３がＯＮし、磁気コイルＬＨＩにほぼ定電流１ｃｃに
等しいライト電流が流れる。この時はトランジスタＮ２
，Ｎ４がＯＦＦするが“Ｈ Ｉ１の入力信号Ｑによりバ
イパストランジスタＮ６もＯＮＬ、主トランジスタＮ２
のベース電位を下げる． 逆に入力信号Ｑが“Ｌ′′レベル．（力く“Ｈ”レベル
の時には、トランジスタＮｌ，Ｎ３，Ｎ６がＯＦＦＬ、
トランジスタＮ２，Ｎ４，Ｎ５がＯＮし、磁気コイルＬ
Ｈ２に定電流１ｃｃが流れ、主トランジスタＮｌのベー
ス電位もバイパストランジスタＮ５のＯＮによって下げ
られる。 このように、主トランジスタＮｌ，Ｎ２がターンオフす
る際に、この主トランジスタＮｌ， Ｎ ２にそれぞれ
対応して設けられたバイパストランジスタＮ５．Ｎ６を
ＯＮすることにより、主トランジスタＮ１．Ｎ２のベー
スに蓄積されたベース電荷を放電させるため、従来ベー
ス並列抵抗ＲＢＬＲＢ２により放電させていた場合に比
べ、放電時間、従って主トランジスタＮｌ，Ｎ２のスイ
ッチング時間が短くなる。 また主トランジスタＮｌ，Ｎ２がＯＮの場合のみ、この
主トランジスタＮ１．Ｎ２にそれぞれ対応するバイパス
トランジスタＮ５．Ｎ６がＯＦＦとなって、同じく対応
するベース並列抵抗ＲＢＩ，ＲＢ２に電流が流れるので
、その抵抗値を小さくする必要がなく、回路消費電流の
増加を防ぐことができる。
対応するものである。第１図では第２図に対し、新たに
ベース並列抵抗ＲＢＩ，ＲＢ２に並列にそれぞれＮＰＮ
のバイパストランジスタＮ５，Ｎ６が接続され、このバ
イパストランジスタＮ５，Ｎ６のベースはそれぞれ入力
信号Ｑ． Ｑによって駆動されるように構威されている
。 この第１図の回路においては、人力信号Ｑが“′Ｈ゛′
レベル，Ｑが“Ｌ″レベルの場合、トランジスタＮｌ，
Ｎ３がＯＮし、磁気コイルＬＨＩにほぼ定電流１ｃｃに
等しいライト電流が流れる。この時はトランジスタＮ２
，Ｎ４がＯＦＦするが“Ｈ Ｉ１の入力信号Ｑによりバ
イパストランジスタＮ６もＯＮＬ、主トランジスタＮ２
のベース電位を下げる． 逆に入力信号Ｑが“Ｌ′′レベル．（力く“Ｈ”レベル
の時には、トランジスタＮｌ，Ｎ３，Ｎ６がＯＦＦＬ、
トランジスタＮ２，Ｎ４，Ｎ５がＯＮし、磁気コイルＬ
Ｈ２に定電流１ｃｃが流れ、主トランジスタＮｌのベー
ス電位もバイパストランジスタＮ５のＯＮによって下げ
られる。 このように、主トランジスタＮｌ，Ｎ２がターンオフす
る際に、この主トランジスタＮｌ， Ｎ ２にそれぞれ
対応して設けられたバイパストランジスタＮ５．Ｎ６を
ＯＮすることにより、主トランジスタＮ１．Ｎ２のベー
スに蓄積されたベース電荷を放電させるため、従来ベー
ス並列抵抗ＲＢＬＲＢ２により放電させていた場合に比
べ、放電時間、従って主トランジスタＮｌ，Ｎ２のスイ
ッチング時間が短くなる。 また主トランジスタＮｌ，Ｎ２がＯＮの場合のみ、この
主トランジスタＮ１．Ｎ２にそれぞれ対応するバイパス
トランジスタＮ５．Ｎ６がＯＦＦとなって、同じく対応
するベース並列抵抗ＲＢＩ，ＲＢ２に電流が流れるので
、その抵抗値を小さくする必要がなく、回路消費電流の
増加を防ぐことができる。
本発明によれば、センタタップＭを備えた磁気ヘッドの
磁気コイルＬＨ１．ＬＨ２の両端にそれぞれＮＰＮトラ
ンジスタＮ１．Ｎ２のコレクタを接続し、 前記センタタップＭに直流電源Ｖｃｃの正極を接続し、 前記２つのトランジスタＮｌ，Ｎ２のエミッタを相互に
接続して、この接続点と前記直流電源の負極との間に前
記トランジスタＮｌ，Ｎ２に順電流を流す極性の定電流
源ＣＳを接続し、 前記トランジスタＮｌ，Ｎ２のベースと前記直流電源Ｖ
ｃｃの負極との間にそれぞれ抵抗ＲＢＩ，ＲＢ２を接続
し、 前記トランジスタＮｌのベースに該トランジスタをオン
させる“Ｈ”レベルの入力信号Ｑを与え、かつ前記トラ
ンジスタＮ２のヘースに該トランジスタをオフさせる“
゜Ｌ′゛レベルの入力信号Ｑを与える第１のモードと、
前記トランジスタＮ２のベースに該トランジス２をオン
させる“Ｈ Ｉ１レベルの人力信号Ｑを与え、かつ前記
トランジスタＮ１のベースに該トランジスタをオフさせ
る“Ｌ Ｉ１レベルの入力信号Ｑを与える第２のモード
とによって、前記磁気ヘッドに２値の磁気データの書込
を行わせるライトアンプ回路において、 前記抵抗ＲＢＩに並列に、前記第１，第２のモ一ドに応
じてそれぞれオフ．オンが行われるトランジスタＮ５を
接続すると共に、 前記抵抗ＲＢ２に並列に、前記第１．第２のモードに応
じてそれぞれオン，オフが行われるトランジスタＮ６を
接続するようにしたので、トランジスタを２個追加接続
するだけで、ライトアンプ回路のスイッチング時間が短
くなり、また消費電流の増大を防ぐ効果がある。
磁気コイルＬＨ１．ＬＨ２の両端にそれぞれＮＰＮトラ
ンジスタＮ１．Ｎ２のコレクタを接続し、 前記センタタップＭに直流電源Ｖｃｃの正極を接続し、 前記２つのトランジスタＮｌ，Ｎ２のエミッタを相互に
接続して、この接続点と前記直流電源の負極との間に前
記トランジスタＮｌ，Ｎ２に順電流を流す極性の定電流
源ＣＳを接続し、 前記トランジスタＮｌ，Ｎ２のベースと前記直流電源Ｖ
ｃｃの負極との間にそれぞれ抵抗ＲＢＩ，ＲＢ２を接続
し、 前記トランジスタＮｌのベースに該トランジスタをオン
させる“Ｈ”レベルの入力信号Ｑを与え、かつ前記トラ
ンジスタＮ２のヘースに該トランジスタをオフさせる“
゜Ｌ′゛レベルの入力信号Ｑを与える第１のモードと、
前記トランジスタＮ２のベースに該トランジス２をオン
させる“Ｈ Ｉ１レベルの人力信号Ｑを与え、かつ前記
トランジスタＮ１のベースに該トランジスタをオフさせ
る“Ｌ Ｉ１レベルの入力信号Ｑを与える第２のモード
とによって、前記磁気ヘッドに２値の磁気データの書込
を行わせるライトアンプ回路において、 前記抵抗ＲＢＩに並列に、前記第１，第２のモ一ドに応
じてそれぞれオフ．オンが行われるトランジスタＮ５を
接続すると共に、 前記抵抗ＲＢ２に並列に、前記第１．第２のモードに応
じてそれぞれオン，オフが行われるトランジスタＮ６を
接続するようにしたので、トランジスタを２個追加接続
するだけで、ライトアンプ回路のスイッチング時間が短
くなり、また消費電流の増大を防ぐ効果がある。
第１図は本発明の一実施例としての回路図、第２図は第
１図に対応する従来の回路図である。 Ｖｃｃ：電源、ＲＢＩ，ＲＢ２ ｉベース並列抵抗、
ＣＳ：定電流源、ＬＨＩ，ＬＨ２ ：磁気コイル、Ｍ
：センタタップ、Ｎｌ，Ｎ２ ：主トランジスタ、Ｎ
３，Ｎ４ ；駆動用トランジスタ、Ｎ５，Ｎ６ ：
バイパストランジスタ、Ｑ，Ｑ：入力信号。
１図に対応する従来の回路図である。 Ｖｃｃ：電源、ＲＢＩ，ＲＢ２ ｉベース並列抵抗、
ＣＳ：定電流源、ＬＨＩ，ＬＨ２ ：磁気コイル、Ｍ
：センタタップ、Ｎｌ，Ｎ２ ：主トランジスタ、Ｎ
３，Ｎ４ ；駆動用トランジスタ、Ｎ５，Ｎ６ ：
バイパストランジスタ、Ｑ，Ｑ：入力信号。
Claims (1)
- 【特許請求の範囲】 １）センタタップを備えた磁気ヘッドの磁気コイルの両
端にそれぞれ第１、第２のＮＰＮ（ＰＮＰ）トランジス
タのコレクタを接続し、 前記センタタップに直流電源の正（負）極を接続し、 前記２つのトランジスタのエミッタを相互に接続して、
この接続点と前記直流電源の負（正）極間に前記トラン
ジスタに順電流を流す極性の定電流源を接続し、 前記第１、第２のトランジスタのベースと前記直流電源
の負（正）極との間にそれぞれ第１、第２の抵抗を接続
し、 前記第１のトランジスタのベースに該トランジスタをオ
ンさせる信号を与え、かつ前記第２のトランジスタのベ
ースに該トランジスタをオフさせる信号を与える第１の
モードと、前記第２のトランジスタのベースに該トラン
ジスタをオンさせる信号を与え、かつ前記第１のトラン
ジスタのベースに該トランジスタをオフさせる信号を与
える第２のモードとによって、前記磁気ヘッドに２値の
磁気データの書込を行わせるライトアンプ回路において
、 前記第１の抵抗に並列に、前記第１、第２のモードに応
じてそれぞれオフ、オンが行われる第３のトランジスタ
を接続すると共に、 前記第２の抵抗に並列に、前記第１、第２のモードに応
じてそれぞれオン、オフが行われる第４のトランジスタ
を接続したことを特徴とするライトアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18696789A JPH0352310A (ja) | 1989-07-19 | 1989-07-19 | ライトアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18696789A JPH0352310A (ja) | 1989-07-19 | 1989-07-19 | ライトアンプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0352310A true JPH0352310A (ja) | 1991-03-06 |
Family
ID=16197862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18696789A Pending JPH0352310A (ja) | 1989-07-19 | 1989-07-19 | ライトアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0352310A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7192367B2 (en) | 2003-03-31 | 2007-03-20 | Mizuno Corporation | Multi-piece golf ball, manufacturing method thereof and mold for manufacturing the same |
-
1989
- 1989-07-19 JP JP18696789A patent/JPH0352310A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7192367B2 (en) | 2003-03-31 | 2007-03-20 | Mizuno Corporation | Multi-piece golf ball, manufacturing method thereof and mold for manufacturing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5880626A (en) | Active damping for a disk drive write circuit | |
| US6917484B2 (en) | Damping resistor boost writer architecture | |
| US7190541B2 (en) | Hi-speed preamplifier write driver for hard drive with improved symmetry | |
| US6512646B1 (en) | Impedance-matched write circuit | |
| US4523238A (en) | Magnetic head preamplifier/driver | |
| KR100635414B1 (ko) | 하드 디스크 드라이브 및 그 기록 헤드를 구동하기 위한 집적 회로 | |
| JPH0352310A (ja) | ライトアンプ回路 | |
| EP0550267B1 (en) | A magnetic head driving device | |
| JPS6159566B2 (ja) | ||
| JPH05268769A (ja) | Ｈ−ブリッジ復帰再循環回路 | |
| US6226141B1 (en) | Damp circuit for a hard disk drive write head | |
| WO1999016056A1 (fr) | Circuit de commande d'ecriture | |
| WO2001029829A1 (en) | Architecture for a hard disk drive write amplifier circuit with programmable controls | |
| US7453659B2 (en) | Circuit and method for write current driver | |
| US6683740B1 (en) | Architecture for a hard disk drive write amplifier circuit with damping control | |
| US6614273B2 (en) | Ultra-fast voltage drive | |
| JP2951655B2 (ja) | ライトドライバ回路 | |
| JPS61217906A (ja) | 磁気記憶装置の書込回路 | |
| JP2845322B2 (ja) | 磁界変調オーバライト方式における磁気ヘッド駆動回路 | |
| JP2543942Y2 (ja) | 磁気記録再生回路 | |
| JPH01300713A (ja) | 双方向スイッチング回路 | |
| JPH0570202B2 (ja) | ||
| JPH06282804A (ja) | 磁気記録回路 | |
| JPH1098340A (ja) | Ｂｔｌ増幅回路 | |
| JPH0134433B2 (ja) |