JPH03502845A

JPH03502845A - Ｉｃウェハ用の冗長および試験技術

Info

Publication number: JPH03502845A
Application number: JP2500881A
Authority: JP
Inventors: ユング，ミカエル・ダブユ
Original assignee: ヒユーズ・エアクラフト・カンパニー
Priority date: 1988-12-22
Filing date: 1989-11-27
Publication date: 1991-06-27
Also published as: EP0411069A1; US4970724A; WO1990007153A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】ＩＣウェハ用の冗長および試験技術本発明は集積回路装置、特にそれらを試験および修正する技術に関する。

２、関連技術実時間画像処理および２方向データ処理は一般に著しく高いデータ処理（スルーブツト）能力を必要とする。同時または並列処理はこれらの著しく速い処理速度を達成するするために最も実現可能な方法であると考えられる。これらのシステムが広範囲にわたって使用される場合に付加的な制約がある。例えば、それらは寸法および費用が適度なものでなければならない。クレイＸＭＰ、サイバー２０５、ヒツチＳ−８１０等の汎用スーパーコンピュータは比較的速い処理速度を有するが、それらは経済的に魅力のある寸法および費用の制約基準に全く達しない。

入力データの各画素またはマトリクス成分にプロセッサが１つづつ割当てられたセルアレイ３次元コンビニータ（３−Ｄコンピュータ）はグリンベルグ民地による文献（“ＡＣｅｌｌｕｌａｒ　ＶＬ　Ｓ　Ｉ　　Ａｒｃｈｌｔｅｃｔｕｒａｌ ”　、　Ｃｏａ＋ｐｕｔｅｒ　ｐｐ、８９−８１゜１９８４年１月）およびリトル民地による文献（“Ａ　　ＴｈｒｅｅＤｉｍｅｎｓｉｏｎａｌ　　Ｃｏｍｐｕｔｅｒ　Ｆｏｒ　　Ｉａａｇｅａｎｄ　　Ｓｌｇｎａｌ　Ｐｒ。

ｃｅｓｓ　ｉｎｇ″Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　Ｗｏｒｋｓｈｏｐ　ｏｎ　　Ｇｅｎｒｉｃ　Ｓ１ｇｎａされ、またグリンベルグ民地による米国特許第４，２７５，４１０号明細書（”Ｔｈｒｅｅ　　Ｄｉａ＋ｅｎｓｉｏｎａｌｌｙ　　５ｔｒｕｃｔｕｒｅｄ　Ｍｌｃｒｏｅｌｅｃｔｒｏｎｌｃ　　Ｄｅｖｉｃｅ　− 、１９８１年６月２３日出願）、グリンベルグ民地による米国特許第４．５０７，７２６号明細書く“Ａｒｒａｙ　　Ｐｒｏｃｅｓｓｏｒ　　　Ａｒｃｈｉｔｅｃｔｕｅｒ　　ＵＮｉｚｉｎｇ　　Ｍｏｄｕｌｅｒ　　　ＥｌｅｍｅｎｔａｌＰｒｏｃｅｓｓｏｒｓ　”　、　１９８５年３月２６日出願）、マイヤー民地による米国特許第４．２３９．３１．２号明細書（−Ｐａｒａｌｌｅｌ　　Ｉｎｔｅｒｃ。

ｎｎｅｃｔ　ｆｏｒ　Ｐ　Ｉａｎａｒ　Ａｒｒａｙ’　、　１９８０年１２月１６日出願）、グリンベルグ民地による米国特許第４．５２４．４２８号明細書（ “Ｍｏｄｕｌａｒ　　Ｉｎｐｕｔ−ＰｒｏｇｒａａｕＩｌａｂｌｅ　Ｌｏｇｉｃ　　Ｃ１ｒｃｕ１ｔｓ　ｆｏｒ　Ｕｓｅｉｎ　ａ　Ｍｏｄｕｌａｒ　　Ａｒｒａｙ　　Ｐｒｏｃｅｓｓｏｒ”　、　ＩＢ５年６月１８日出願）、ハンセン民地による米国特許第４．４９８，１３４号明細書（Ｓｅｇｒｅｇａｔｏｒ　Ｆｕｎｃｔｉｏｎａｌ　Ｐｌａｎｅ　ｆｏｒ　　Ｕｓｅ　ｉｎ　ａ　Ｍｏｄｕｌａｒ　　Ａｒｒａｙ　　Ｐｒｏｃｅｓｓｏｒ”　、　１９８５年２月５日出願）、およびグリンベルグ民地による米国特許第４，７４５，５４８号明細書（”Ｃｏｌｕｍｎ　５ｈｏｒｔｅｄ　ａｎｄ　　Ｆｕｌｌ　Ａｒｒａｙ　　５ｈｏｒｔｅｄ　　Ｆｕｎｃｔｉｏｎａｌ　Ｐｌａｎｅ　ｆ’ｏｒ　　Ｕｓｅ　Ｉｎ　ａ　Ｍｏｄｕｌａｒ　　Ａｒｒａｙ　　Ｐｒｏｃｅｓｓｏｒ　ａｎｄ　　Ｍｅｔｈｏｄ　ｆｏｒ　Ｕｓｉｎｇ　　Ｓａｍｅ　”　、　１９８８年５月１７日出！’ｌ１ｉ）に記載されている。３−Ｄコンピュータはその構造において非常に高度の集積を使用する。このレベルの集積は特にシリコンウェハ問およびシリコンウェハを通る大量の並列通信チャンネルを許容する技術の開発によって可能にされたものである。これらのチャンネルは３次元的に集積されたコンピュータを形成するために１つのウェハが他の上部に積重ねられることを可能にする。

第１図は上記の３−Ｄコンピュータの概略図である。コンピュータ１０は一般にそれぞれが処理素子（Ｐ　Ｅ）のアレイを含む複数の重ねられたシリコンウェハから構成される。特定のウェハ上のＰＥは全て同一であるが、それらはウニへ単位で異なっている。例えば、ウェハ１２および２６上のＰＥはシフトレジスタまたはシフタのアレイであり、ウェハ１４．１Ｂおよび２０上のＰＥは累算器のアレイであり、ウェハ２４上のＰＥは比較器のアレイであり、ウェハ１８上のＰＥはレプリケータのアレイであり、ウェハ２２上のＰＥはカウンタのアレイである。

信号は、供給貫通孔（ウェハを通る信号チャンネル）およびマイクロブリッジ（ウェハ間の信号チャンネル）から構成されたパスラインによってウェハのスタックを垂直に通される。

第１図において、垂直ラインは大量並列通信チャンネルを表す。非常に多数のこれらの通信チャンネルはＮＸＮデータバスラインに使用される。残りの通信チャンネルは制御バスおよびアドレスバスに使用される。

上記の３−Ｄコンピュータ１０において、各ウェハ上のＰＥ。

すなわちＰＥ間の隣接した接続間で横方向の通信を行うことはシフタウェハ１２．２Ｂおよびレプリケータウェハ１８だけが必要である。この相互プロセッサ通信要求は回路の複雑性を高め、それによって高い生産および試験能力の必要性を強調する。

上記の３−ＤコンピュータＩＯはウェハスケール集積方法を使用するため、生産の問題を深刻に考慮しなければならない。

過去において機能的な生産性を改善するために冗長回路の使用が示唆されている。冗長な回路は、故障した主回路の代りに使用されることができる主回路と同一の予備回路である。

生産性向上および故障耐性の両方に関して、アレイタイプの回路に対する多数の冗長方法が文献で提案されている。このような技術に関する論議において、ムーア氏による論文（Ａ　　Ｒｅｖｉｅｗ　ｏｒＦ　ａｕｌｔ　−Ｔｏｌｅｒａｎｔ　Ｔｅｃｈｎｉｑｕｅｓ　ｆｏｒｔ、ｈｅ　ＥｎｈａｎｃｅＩＩｅｎｔ　ｏｆ’ 　Ｉ　ｎｔｅｇｒａｔｅｄ　Ｃ１ｒｃｕＨＹｉｅｌｄ’　、　　Ｐｒｏｅ、　ｏｆ　ｔｈｅ　Ｉ　ＥＥＥ、　Ｖｏｌ、７４　、　Ｎｏ、５　＋、　６８４乃至６９８頁。

１９８６年５月）が優れている。メモリ設計者によって使用される最も容易な方法の１つは、センカー氏他により文献（“ＡＦａｕｌｔ　　Ｔｏｌｅｒａｎｔ　６４Ｋ　　Ｄｙｎａａ＋ｉｅ　　Ｒａｎｄｏａ＋　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ ″’　、　　Ｉ　ＥＥＥ　　Ｔｒａｎ、ＥＩｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　、　Ｖｏｌ、ＥＤ−２７、Ｎｏ、６　、１１１５３乃至８６０頁、　１９７９年６月）で論じられたように予備の行および、または列を含む方法である。完全な行（列）は、欠陥を含んだときに廃棄される。しかしながら、この方法は上記の３− Ｄコンピュータのような大きい２次元アレイに適用された場合、非常に′非能率的である。最近の開発には、行または列の全部ではなく故障したＰＥを個々にバイパスする全体的な再構成の複雑なスキムが含まれる。（参照文献：　Ｌ、　ＢｅｔｌｅｙおよびＣ，Ｒ，Ｊ　ｅｓｓｈｏｐｅ　、　　”ＴｈｅＩ＋ｐｌｅｍｅｎｔａｔｌｏｎｏｆａ　　Ｔｗｏ　　Ｄｉｍｅｎｓｉｏｎａｌ　　ＲｅｄｐｎｄａｎｃｙＳｃｈｅＩｌｅ　Ｉｎ　ａ　　Ｗａｆｅｒ−５ａｃｌｅ　　Ｈ５ｇｈ　 −３ｐｅｅｄ　　Ｄｉｓｋ　Ｍｃｖｏｒｙ　’　、　Ｗａｆ’ｅｒ　　５ａｃｌｅ　　Ｉｎｔｅｇｒａｔｉｏｎ、　　Ｃ，Ｒ，ＪｅｓｓｈｏｐｅおよびＷ、　　Ｒ，Ｍｏｏｒｅ、　　Ｅｄｓ、　　Ｂｒｆｓｔｏ［、Ｕ、　　Ｋ、　　：　Ａｄａｍ　Ｈｉｌｇｅｒ　、　１９８８年、１８７乃至１９７頁；Ｒ，Ａ、Ｅｖａｎｓ氏他による“Ｗａｆ’ｅｒ　　５ａｃｌｅ　　Ｉｎｔｅｇｒａｔｌｏｎ　　Ｂａ５ｅｄｏｎ　Ｓｅｌｆ−Ｏｒｇａｎｉｚａｔｆｏｎ　”　、　　Ｗａｆｅｒ　　５ａｃｌｅ　　Ｉｎｔｅｇｒａｔｉｏｎ、　　Ｃ。

Ｒ、Ｊ　ｅｓｓｈｏｐｅおよびＷ、　　Ｒ，Ｍｏｏｒｅ、　　Ｅｄｓ、　　Ｂｒ１ｓｔｏｌ、　Ｕ。

Ｋ、　　：　Ａｄａｍ　Ｈｌｌｇｅｒ　、　１９８８年、１０１乃至１１２頁；Ｍ、５ａＩＩｌおよびＲ，Ｓ　ｔｅｆａｎｅｌ１１氏による“Ｒｅｃｏｎｆ’ｉｇｕｒａｂｌｅ　Ａ　ｒｅｈｉｔｅｃｔｕｒｅｓ　ｒｏｒ　　Ｓ　Ｌ　Ｓ　Ｉ　　　Ｐｒｏｃｅｓｓｉｎｇ　Ａｒｒａｙｓ　’　　Ｐｒｏｃ。

ｏｆ’　ｔｂｅ　　Ｉ　ＥＥＥ、　Ｖｏｌ、７４　、　Ｎｏ、５　、７１２乃至７２２頁、１９８６年５月）。これらの方法には、通常それ程多数の予備ＰＥは必要ない（主ＰＨの数の５０％より少ない）。残念ながら、それらは複雑なスイッチおよび相互接続形態の高いエリアオーバーヘッドを支持し、また一方非常に精密な全体的再構成アルゴリズムを要求する。別の方法は、冗長なＰＥがアレイ中に均一に分布され、故障素子に対して局部的な間隙冗長を提供することである（参照文献：　Ａ、　　Ｄ、　　Ｓ　ｌｎｇｈ、　　“ＡｎＡｒｅａ　Ｅｆ’ｆ ’１ｃｉｅｎｔ　　Ｒｅｄｕｎｄａｎｃｙ　Ｓｃｈｅｍｅ　ｆ’ｏｒ　Ｗａｆ’ ｅｒ　　５ｃａｌｅＰ　ｒｏｃｅｓｓｏｒ　　Ａ　ｒｒａｙｓ″、　　Ｐｒｏｃ、ｏｆ　　Ｉ　ＥＥＥ　　Ｉｎｔ’ＩＣｏｎｆ’、　ｏｎ　Ｃｏｍｐｕｔｅｒ　Ｄｅｓｉｇｎ　、　５０５乃至５０９頁、　１９８５年１０月）。

上記で参照された３−Ｄコンピュータにおいて、多数位置スイッチおよび長い相互接続のような分雑なオーバーヘッド回路を必要とする冗長スキムはあまり面積効率がよくない。

さらに、ウェハ間における垂直相互接続構造のために各システムノードはスタックにおけるウェハ全てのＰＥの対応した位置からの回路により構成されている。

したがって、ノードの物理的除去を必要とする従来の冗長スキムはそれ程容易に実現できない。

上述された３−Ｄコンビ二一夕を記載した文献において、１：１冗長スキム、すなわち１つの主ＰＨに対して１つづつの冗長ＰＥが論じられた。集積レベルが高くなると（例えば、１２８　Ｘ１２８　ＰＥアレイに）、１：１冗長スキムのオーバーヘッドは面積および試験時間並びに試験装置の複雑さの両方に関して不経済である。したがって、１：１冗長スキムは集積レベルが高くなるともはや経済的に有効ではない。さらに、１ノード当り１つだけの予（ｉｉｉＰＥのを幼性は、特にクラスター欠陥がある場合には高い生産性を提供するのに不十分である。

集積レベルが高くなると、それらの小さい寸法および複雑な相互接続のために各ＰＥを試験することは一層困難になる。

これは、特にそれらが試験されることができる、容易にアクセス可能な外部接触点を持たない場合に著しい。

発明の要約本発明の観点によると、処理素子（Ｐ　Ｅ）のアレイを含む集積回路半導体ウェハが提供される。各ＰＥは主コア論理回路手段（ＣＲ）と、主通信論理手段（ＣＭ）と、主通信相互接続手段（ＣＭＩ）とを含む。異なる予備および置換方法を使用する混合された冗長方法が使用される。この方法は相互ＰＥ通信を含まない回路のオーバーヘッドを最小にし、一方生産性を損なわずにＰＥ間における通信相互接続の複雑さを減少する。この混合された方法において、複数の冗長または予備のコア論理手段は各主コア論理手段に対して設けられ、複数の主コア論理手段の１つに各スペアを選択的に接続する手段が設けられる。好ましい実施例において、２つの潜在的なスペアが主ＣＲのそれぞれに設けられ、各スペアＣＲは４つの主コア論理手段の１つによって使用されることができる。

反対に、ただ１つの冗長回路は簡単な通信論理手段（ＣＭ）および通信相互接続手段（ＣＭＩ）に対してそれぞれ設けられる。

本発明の別の観点によると、隣接した処理素子およびそれらの関連した冗長回路はＨネット構造で接続される。Ｈネット部分は試験期間中に隣接した通信論理回路または相互接続部分中の故障を分離するために切断される。

図面の簡単な説明本発明の種々の利点は、以下の説明および図面を参照することにより当業者に明らかになるであろう。

第１図は、本発明が特定の有効性を発見する３−Ｄコンピュータの概略図である。

第２図は、第１図のコンピュータにおいて使用される積重ねられたウェハの１つの全体的な平面構造を示す概略図である。

第３図は、ＰＨのアレイ間の冗長コア論理回路の共用された相互接続を示す。

第４図は、本発明の好ましい実施例によって使用される冗長スキムをさらに詳細に示す概略図である。

第５図は、隣接したノード間のＨネット相互接続を示す概略図である。

第６図は、本発明の技術にしたがって生成されるウェハの試験および修理過程のフローチャートである。

好ましい実施例の説明本発明は第１図に関して上記で論じられたシフタウェア１２および２６に関連して説明されるが、本発明の技術的範囲はそれに限定されるものではない。

第２図はこれらウェハの１つの全体的な平面構造を示し、全体的に符号３０で示されている。それは処理素子（Ｐ　Ｅ）のＮｘＮアレイを含む。２つの隣接した素子３２．３４はこの図面の展開された部分に示されている。このウェハのＰＥは、複数の機能回路モジュール力テゴリイ、すなわち：コア論理回路（ＣＲ）、通信論理回路（ＣＭ）および通信相互接続部（ＣＭＩ）に分割された回路を含む。ＣＲはほとんどのＰＥをカバーし、多数（数百）の論理ゲートを有していることが多い。それはデータマニピユレーションおよび負荷されＰＥのデータバスから読取られることができるデータの処理を行なう。ＣＭおよびＣＭＩは簡単な機能を実行し、典型的に４乃至２０ゲ一ト程度の少ないゲートしか使用しない。ＣＭはＰＥ間におけるデータ伝送を制御するように機能する。ＣＭＩはＰＥ間においてデータを伝送する導電通路である。

単一の命令複合データ（ＳＩＭＤ）マシンとして動作するので、ウェハ上の全てのＰＥはウェハのいずれかの側上の制御論理回路（ＣＴ）３Ｂおよび３８により処理されて蓄積された同じ命令によって制御される。これらの命令は、第２図において水平に走るものとして示された制御相互接続（ＣＴＩ）ライン４０を介してアレイに対して分配される。

以下、第３図を参照して本発明の１つの観点の冗長方法を説明する。符号を記されていない正方形は、ウェハ上の主ＰＥ４２のアレイを表す。ノードは１つの機能ＰＥを形成するように一緒に接続されることができる十分な数の主および冗長機能回路モジニール（ＣＲＳＣＭＳＣＭＩ）を含むウェハの区域である。本発明によると、複数のスペアまたは冗長コア論理回路モジュール（ＣＲ）４４は各ノードに対して利用することができ、各冗長モジュールは複数の異なるノードの１つに選択的に接続可能である。好ましい実施例において、２つの冗長またはスペアＣＲモジュール４４は各ノードによって利用可能である。さらに、各スペア回路モジュール４４は４つのＰＥノード４２によって共用されることができる。各ノードは利用可能な２つの冗長ＣＲモジュール４４を有しているので、生産性を大幅に向上することができる。したがって、１つの冗長ＣＲモジュールが故障している場合、ノードは利用可能な他方のスペアＣＲモジュールを使用することができる。他方、冗長モジュールはそれ程頻繁に必要ではないので、各モジュール４４は生産性をあまり損なわずに４つのノードを支持することができる。上記の方法は（ｍ、ｎ）冗長として参照されることができ、ここでｍは各ノードに利用できるスペア回路モジュールの数であり、ｎは各モジュールが潜在的に支持することができるノードの数である。したがって、ここで示される好ましい方法は（２，４）冗長を有する。

最も近い隣接通信回路（ＣＭ、ＣＭＩ）に対する（２．４）冗長スキムはレイアウトすることが困難であり、過度の修理動作を必要とする複雑な相互接続パターンを生成する。したがって、コア論理回路モジュールに対して（２，４）冗長スキムが使用されるが、ＣＭおよびＣＭＩに対して（１，１）冗長スキムが使用される混合冗長方法が使用される。この方法は第４図に示されている。各ノードには、主ＣＭ４Ｂおよび冗長またはスペアＣＭ４８の２つのＣＭ回路モジュールがある。

主ＣＭ４Ｂは主ＣＲ５０に直接接続される。

主ＣＭ４６はまたスイッチ５４および５６を通して第１の冗長またはスペアＣＭ５２に接続される。第４図に示されたスイッチは全て通常開タイプであり、トランジスタに関連した金属ラインを適切に切断することによってトランジスタまたはゲートに対してバイアスが選択的に導かれる（“オン“状態）典型的なＣＭ　ＯＳ製造処理の使用すること等による、多数の方法で形成されることができる。

スペアＣＭ４８は第２の冗長またはスペアＣＲモジュール５８に直接接続されている。スペアＣＲモジュール５２および５８は第３図と関連して論じられたような３つの別のノードに共用されている。

主データバス６０は主ＣＲ５０に直接接続されて、一方スペアデータバス６２はスイッチ６４および６６を介してスペアＣＲ５２およびスペアＣＲ５８にそれぞれ接続されている。主北ＣＭ１６ｇ、生栗ＣＭＩ７０、主南ＣＭＩ７２および主西ＣＭＩ７４は、北、東、南および西ＰＥのコア論理モジュール（ＣＲ）へ主ＣＭ４６の制御下にそれぞれデータ伝送するために電気的に相互接続している。スペアＣＭＩ７６．７８．８０および８２は、スイッチ８４．８６．８８および９０を介してスペアＣＭ４ｇにそれぞれ接続されている。したがって、（１，１）冗長方法はＣＭおよびＣＭＩに適用され、一方（２，４）冗長方法がＣＲ回路モジュールに対して適用されることが理解できる。本発明の混合冗長スキムは、スペアと主回路モジュールとの間の接続が第４図に示されたものと異なる別のノードレイアウトにおいて使用され得ることを理解しなければならない。

隣接したノードにおける主およびスペア回路モジュールは第５図に概略的に示されているようにＨネットで一緒に接続されている。可能な程度にノード“ｉ”は前に第４図に示されたノードを表し、第１のスペアＣＲ５２が簡単にするために省略されていることを除いて同じ参照符号を持つ。したがって、本発明のこの観点は上記で論じられた混合冗長方法および第５図に示された（１．１）方法のような広範囲の冗長方法に対する適用性を有する。同様にして、本発明の混合冗長は“Ｈネット”構造なしで使用されることができる。もっとも、好ましい結果をもたらすのは結合冗長である。

Ｈネット９４は９０°回転されたほぼＨ形状パターンで一緒に接続された５つの分枝９Ｂ、　９ｇ、１００．１０２および１０４からなる。分枝９６および９８は以降上部ルートと呼び、分枝１０２および１０４は下部ルートと呼ぶ。分枝１００は交差または中間バーと呼ぶ。したがって、上部ルート９６．９８は隣接したノードｉ＋１のスペアＣＭに主ＣＭ４６を電気接続する。下部ルートは、隣接したノードｉ＋１中の主ＣＭにノードｉのスペアＣＭを接続する。中間バー１００は上部および下部ルートを一緒に接続する。全ての分枝は予め選択された導電材料からなり、それらがレーザカット、超音波プローブまたは集束されたイオンビームのような外部装置によって切断されることができるようにウェハ内に位置されている。

示されたノードのうち北、南および西に隣接したものは、上記のＨネット構造において同様にして一緒に接続されることに留意すべきである。

主およびスペアＣＲはそれぞれ接続された関連したデータバスパッド６０および６２を有する。これら２つのパッドは試験終了まではマイクロブリッジ１０６を介して最初は接続されていない。したがって、両バッド６０および６２は試験信号を発生し、結果を読取るために外部プローブによってアクセス可能である。主ＣＲが故障している場合、それは例えば第５図の点１０８で関連したノード６０から遮断される。

あるノード用の主ＣＲが不良である場合、スペアＣＲが試験される。スペアＣＲも不良である場合、（１，１）冗長方法が使用されるならばウェハ全体が廃棄されなければならない。しかしながら、第４図の（２，４）冗長方法が使用される場合、ウェハを廃棄する代わりに第２のスペアＣＲが良好ならば使用されることができる。

故障回路モジュールの試験および諏別は、相互プロセッサ通信モジュールＣＭおよびＣＭＩに関して特に困難である。

これは、それらがＣＲに対してできるだけ無関係に検査され試験されるように、それらに直接接続されたバスパッドを持たないためである。ＣＲは全て試験され合格したと仮定する。

次のステップは、相互プロセッサ通信を試験することである。

これは、パッド６０および６２において供給された試験信号を同時に隣接したノードに送信し、隣接したノードのデータパッドで結果を読取る等の種々の方法で実行される。最も共通した通信故障の１つは、接地または電源への通信路を実効的に短絡させるために、受信ノードにおいて適切な結果が受信されない故障“スチック”として知られているものである。ウェハがこのような故障を有している場合、そうしないとそれは故障が第５図に示された４つのＣＭまたは４つのＣＭＩのいずれに関して存在しているかを決定することが難しい。しかしながら、Ｈネット構造はこの決定において助ける。不良通信が隣接したノード間にある場合、中間バー１００は上部および下部ルートを孤立させるように切断される。したがって、通信はノードｉにおけるパッド６０および６２から試験信号を送信し、ノードｉ＋１におけるパッドでそれらを読取ることによって再び試験される。一方のルートに良好な通信があるが、他方のルートに不良が存在する場合、故障ルートに関連したＣＲおよびＣＭＩは切断される。例えば上部ルートに良好な通信があるが下部ルートにない場合、点１０８はそのパッド６０から主ＣＲ５０を孤立させるように切断され、同様にしてノードｉ＋１におけるスペアＣＲはそのパッドから切断される。

さらに、ＣＭＩ７０（北、南および西の隣接ノードと同様に）は切断される。さらにノードｉ＋１に対する北、南、東および西のＣＭＩはまた切断される。

最後に、マイクロブリッジ１０Ｂはウニ八回路の全ての内部試験が終了した後、製造される。上部ルートが故障している上記の例において、第５図におけるノード間の通信路は、上部ルートにおけるＣＲおよびＣＭＩが切断されるため下部ルートを通っている。したがって、良好なノードだけが最終的に処理されたアレイウェハにおいて一緒に接続される。

第６図は上記に示されたステップのフローチャートである。

さらにそれは、例えば第４図に示された冗長方法が使用された場合にスペアＣＲおよびスペアＣＭがノードに切替えられるスイッチング動作を表す。第６図のフローチャートから理解できるように、本発明のＨネット構造および混合冗長方法は、必要に応じた試験信号の供給、故障モジュールの分離およびスペアモジュールにおけるスイッチングが率直な方法により行われることができるので、比較的実行し易い試験シーケンスを提供するように共同する。

上記の観点から、当業者は半導体ウェハ上に形成されたアレイプロセッサの生産性および試験能力を向上するための改善された技術が提供されたことを認識するであろう。しかしながら、本発明はここではいくつかの実施例に関して説明されているが、当業者は説明、図面および添付された請求の範囲の各請求項を検討することにより他の修正および変更を認識することを理解するべきである。したがって、本発明は説明された実施例だけに限定されるものではない。種々の修正および変更は、考慮され以下の請求の範囲の各請求項によって限定される本発明の技術的範囲を逸脱する二となく実現されることができる。

直列／並列デジタル入力特表千３−５０２８４５　（７）国際調査報告１ｍｍｍ１峠１０“’　ＰＣＴ／υＳ　８９１０５３３０国際調査報告ｕｓ　８９０５３３０

Claims

【特許請求の範囲】

（１）データを処理する主コア論理回路手段と、処理素子間におけるデータ伝送を制御する主通信論理回路手段と、処理素子間においてデータを伝送する主通信相互接続回路手段とをそれぞれ含む主処理粟子のアレイと、各主コア論理回路手段のための複数の冗長コア論理回路手段と、複数の主コア論理手段の１つに冗長コア論理回路手段の１つを選択的に接続する手段と、各処理素子における各主通信論理回路手段のための１つの冗長通信論理回路手段と、各処理素子用の各主通信相互接続回路手段のための１つの冗長通信相互接続回路手段とを含む集積回路半導体ウエハ。
（２）前記主通信論理回路手段および前記冗長通信論理回路手段に１つの冗長コア論理回路手段を選択的に接続するスイッチ手段と、前記冗長通信論理回路手段に直接接続されている別の冗長コア論理回路手段とをさらに含む請求項１記載のウエハ。
（３）主コア論理回路モジュール、１つの主および１つのスペアの通信論理回路モジュールおよび隣接したノード間においてデータを伝送するための１つの主および１つのスペアの通信相互接続手段を含む各ノードに対する複数の機能回路モジュールを含み、さらに複数のスペアコア論理回路モジュールを含み、各ノードが前記スベアコア論理回路モジュールの少なくとも２つに接続可能であり、それによって少なくとも２つの潜在的スペアコア論理回路モジュールを各ノードに提供し、前記各スペアコア論理回路モジュールが４つのノードに対して選択的に接続可能であり、それによって各ノードにおける故障した主コア論理回路モジュールが２つのスペアの１つと置換されることができ、各スペアが４つの異なるノードに対して接続可能であるノードのアレイを有する集積回路装置。
（４）隣接したノードにおける第１の対の通信論理回路モジュールが１つのルードに沿って互いに接続され、他の対の通信論理回路手段が他のルートに沿って互いに接続され、２つのルートが故障回路の検出を容易にするように試験期間中に２つのルートを分離させるために外部装置によって切断されることができる中間バーによって電気的に接続されている鱗接したノードを接続するＨネット手段を含む請求項３記載の装置。
（５）主コア論理回路用のデータバスパッドおよび各ノード中のスペアコア論理回路用のデータバスパッドと、それらの各データパッドにコア論理回路を接続し、そのデータバスパッドから故障コア論理回路手段を分離させるように切断することができる接続手段とを含む請求項４記載の装置。
（６）各ウエハが別のウエハ上の対応したノードと通信するノードのアレイを有し、選択されたウエハが同じウエハ上の別のノードと通信するノードを有し、前記選択されたウエハ上の各ノードが、データを処理する主コア論理回路手段と、ノード間におけるデータ伝送を制御する主コア論理回路手段に直接接続された主通信論理回路手段と、スペア通信論理回路手段と、ノード間でデータを伝送する主通信相互接続回路手段と、主通信相互接続回路に接続されたスペア通信相互接続回路スイッチと、主コア論理回路手段に直接接続された主データバスと、スペアデータバスとを含み、前記ウエハが各ノードが２つのスペアコア論理回路手段に対して接続可能であり、各スペアコア論理回路手段が４つのノードに対して接続可能であるように配置されたスペアコア論理回路手段のアレイを含む複数の積重ねられた半導体ウエハを含むコンピュータ。
（７）主通信論理回路手段に第１のスペアコア論理回路手段を選択的に接続するスイッチ手段を含む請求項６記載のコンピュータ。
（８）第２のコア論理回路手段は各ノードのスペア通信論理回路手段に直接接続される請求項７記載のコンピュータ。
（９）スペアデータバスに第１のスペアコア論理回路手段を選択的に接続するスイッチ手段と、スペアデータバスに第２のスペアコア論理回路手段を選択的に接続するスイッチ手段とを含む請求項８記載のコンピュータ。
（１０）データを処理する主コア論理回路手段と、ノード間においてデータの伝送を制御する主通信論理手段とを有し、少なくとも１つのスペア通信論理回路手段に接続された少なくとも１つのスペアコア論理回路手段を含むノードのアレイと、隣接したノードにおける第１の対の通信論理回路手段が１つのルートに沿って互いに接続され、他の対の通信論理回路手段が他のルートに沿って互いに接続され、２つのルートが故障回路の検出を容易にするように試験期間中に２つのルートを分離させるために外部装置によって切断されることができる中間パーによって電気的に接続される隣接したノードを接続するＨネット手段とを含む集積回路半導体ウエハ。
（１１）主コア論理回路手段用のデータパスパッドおよび各ノード中のスペアコア論理回路手段用のデータバスパッドと、それらの各データパッドにコア論理回路手段を接続し、そのデータパスパッドから故障コア論理回路手段を分離させるように外部装置によって切断することができる接続手段とを含む請求項１０記載のウエハ。
（１２）ノード間でデータを伝送する主通信論理手段に接続されたデータを処理する少なくとも１つの主コア論理手段と、スペア通信論理回路手段に接続されたスペアコア論理回路手段と、主コア論理回路手段に接続された主データバスパッドと、スペアコア論理回路手段に接続されたスペアデータバスパッドとをそれぞれ含むノードのアレイを有する半導体ウエハを試験および修理する方法において、隣接したノードにおける１対の通信論理回路手段が第１のルートに沿って互いに接続され、隣接したノードにおける別の対の通信論理回路手段が第２のルートに沿って互いに接続され、両ルートが中間バー部分によって接続されるほぼＨ形状構造に隣接したノードを接続し、各コア論理回路手段を試験し、それが故障しているならば関連したデータバスパッドからそれを遮断し、その後、一方のノードにおける主およびスペアデータバスパッドで試験信号を発生し、隣接したノードのパッドにおいて結果を読取り、不適切な試験信号が受信された場合には中間バーを切断し、それによって第１および第２のルートを分離させ、分離した第１および第２のルートに対して試験信号を再度発生し、不適切な試験結果が受信されたルートにおけるコア論理回路手段および通信論理回路手段を隣接したノードから遮断することを含む方法。
（１３）その後、主およびスペアデータバスパッドを互いに電気接続することを含む請求項１０記載の方法。