JPH03500354A - デイジタル伝送路の障害解析のための測定方法および測定装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ディジタル伝送路の障害解析の ための測定方法および測定装置 ディジタル伝送路の障害解析により伝送路上の瞳害の影響が検出される。２値情 報の伝送の際の障害は、送信された論理“１”が“０”として（またその逆とし て）受信されるという結果をもたらす。このような伝送誤りはパルス符号変調（ ＰＣＭ）システムにおける障害解析の際には、受信されたデータストリームと参 照データストリームとしての送信されたデータストリームとの比較により認識さ れる。その際に送信されたデータストリームは一般にたとえば帰還シフトレジス タにより送信および受信個所で発生される見掛けのランダムな２値列（擬似ラン ダム列）から成っている。いま受信されたデータストリームと参照データストリ ームとの比較の際に誤りなしに伝送されたビットをパ０”で、また誤って伝送さ れたビットを′１”で表せば、伝送路の出力端に“ビット誤り構造”が得られる 。このようなビット誤り構造の評価の際に一方ではそのＮ単な考察により伝送路 の感度が特定の送信パターンにくらべて認識され得るし、他方では数学的アルゴ リズムへのビット誤り構造の爾後処理により統計的および系統的伝送誤りに関す る表現がその原因をめるために与えられ得る。

本発明は、そのつどの伝送路の出力端において発生され、障害解析の枠内で評価 装置に供給されるビット誤り構造の検出によりディジタル伝送路の障害解析を行 うための測定方法であって、−ビット誤り構造がカウンタユニットでデータブロ ックにまとめられ、また ーデータブロックが評価装置のアクセス時間への適応のために記憶される 一ビット誤り構造の誤り生起に関係する第１の測定モードと、−笑１の測定モー ドからメモリのデータブロックの記憶の読出しの際にそのアンローディングまで 切換えられる一ビット誤り構造の誤り生起に関係する第２の測定モードとを有す る方法に関するものである。

このような測定方法はたとえば°゛ディジタル通通信第３画イツ連邦共和国郵政 省研究所）の講演「ディジタル信号の伝達の際の誤り構造の検出」　（１９７４ 年ディジタル通信第３回国際チューリソヒゼミナー（１９７４年３月１２〜１５ 日）論文集として公刊）から公知である。この測定方法では第１の測定モードで カウンタユニット内の第１のカウンタにより、検出されたビット誤り構造の誤り ビットおよび無誤りビットがカウントされ、その際にカウント区間の分割は誤り ピントと無誤りビットとの闇の切換わりに関係して行われる。その際にカウンタ ユニットに属する第２のカウンタでは個々のカウント区間の長さは固定される。

すなわちビット誤り構造は伝達された誤りビットおよび無誤りピントの数および 位置に関する表現を含んでいるデータブロックにまとめられる。第１０カウンタ のすべてのカウントポジションが占有されていれば、そのカウンタ状態の表現は 第２のカウンタのカウンタ状態と一緒に循環メモリにおいて指示される。この循 環メモリは評価速度へのデータ伝達速度の適応を行う。この循環メモリが読出さ れていると、第１の測定モードから第２の測定モードへ切換えられる。しかし第 ２の測定モードでは、循環メモリが完全に空にされるまで、ピッ）＜リカラント のみが行われる．すなわち第２の測定モード中は純粋に定量的な表現のみが行わ れ（ビット誤り率）、ビット誤り構造の個々の誤りビットの位置り二関する情報 は存在しない。さらに公知の測定方法は比較的低いデータ伝送速度に対してのみ 適している．なぜならば、個々のビ・ットが常にカウントアウトされ、直列に循 環メモリにシフトされ、またそこで先に動かされるからである。より速い伝達速 度はこの処理速度を超過する。

本発明による測定方法は、それにくらべて、−第１の測定モードでビット誤り構 造に生ずる無誤り空間がデータブロックとしてカウンタユニットとしての複数個 の並列に並び合って配置されたカウンタにカウントインされ、その際に一ビツト 誤りが生じる際にその都度１つのカウンタから隣のカウンタへ切換えられ、 また 一個々のカウンタべのデータブロックとしての無誤り空間のカウントインが時間 的に評価装置の側からのデータブロックへのアクセスと重なり合うときに、第２ の測定モードに切換られることを特徴とする。

この場合第１の測定モード由のデータブロックの形成による測定データ整理は、 専ら情報が失われる危険が存在しないときに行われると有利である。しかしこの ことはビット誤り構造内の誤り生起に関係する．誤り生起がわずかな場合には（ 特ムこ生じ得る高い伝送速度の顧慮のもとに）誤り生起が多い場合よりも非常に 稀に１つのカウンタからすぐ次のカウンタへ切換えられ、従ってわずかな誤り生 起の際にはカウンタは同時にメモリ機能を引き受け得る．並列配置によりカウン タは同時にこの記憶の役刺をする。

なぜならば、カウンタのうちまさに読出されないカウンタに読入れられ得るから である．これはその後に読出しまでカウンタ状態を保持する．測定データ整理の 際には、無誤り空間のみをカウントインすれば十分であるが、これらは長さ零を も有し得る。このことは、２つの誤りビットがビット誤り構造内で並び合って位 置することを意味する。読入れが読出しと重なり合うとき、すなわち高い誤り生 起に基づいてまさに読出されるカウンタのなかにまさに読入れられなければなら ないときに初めて、本発明による測定方法では第２の測定モードに切換えられる 。この進行により酒屋でしかもどの時点でも情報が失われないことを保証する信 頼できる切換条件が得られる。

本発明による測定方法の他の実施Ｂ様は、−第２の測定モードでビット誤り構造 のピント列がタイムスライスに分ｖ１され、 −それぞれのタイムスライス内に位置するビットが時間的に並列に一時メモリの なかに一時記憶され、 −一時メモリの読出しの際にすべての一時記憶されたビットが時間的に並列に主 メモリへ伝達され、その際に−相続くタイムスライスからのビットが並び合って 主メモリのに格納され、 また 一遅くとも主メモリの読出しの際にそのなかに記憶されたビットがビット列の生 起の時間的に直列な順序で評価装置のビット誤り構造へ供給される ことを特徴とする。

この本発明による測定方法の主な利点は、たとえば毎秒５６５Ｍ　ｂ　ｉ　ｔま での高い伝送速度の際にもビット誤り構造が完全に検出されることである。それ によってビット誤り構造内の誤りビットの長さに間する情報が、その数に関する 情報に追加して、非常に高い伝送速度においても連続的に得られる。男２の測定 モート′における本発明による測定方法ではビット誤り構造の個々のビ、７トは もはやデータブロックにまとめられず、直接に、すなわち変更されずムこ記憶さ れる。そのための前提条件はもちろん、記憶が相応に迅速に相応に大きいメモリ 容量で行われ得ることである。

従って、記憶はビット誤り構造の伝送されたビット列の直列／並列変換の後に一 時メモリおよび主メモリを用いて行われる。これらは、直列ピント列から並列に 記憶されたビットが時間的に正しい順序で主メモリから読出され得るように互い に接続されており、その陥に読出しは評価速度のみに間係しており、従って主メ モリはバッファとして作用する。

本発明による測定方法の別の実施態様では両測定モードが１つの測定方法に組み 合わされるとよい、これにより方法進行と必要な構成要素とに関する最適な構造 マツチングが生ずる。

本発明による測定方法を実施するための測定装置は、−生メモリがＩＭＢｙｔｅ Ｏメモリ容量を有し、また−それぞれ等しい大きさのメモリ容量および１６ビツ トのワード′長さを有する８つの並列にアト−レス指定可能なメモリブロックか ら構成されており、その際に 一各メモリブロックが４つの書込み一読出しメモリから成っている ように構成されると有利である。

この場合、一方では、ＩＭｂｙｔｅのメモリ容量を有する主メモリが伝送路の誤 り挙動に関する相応に信頼できる表現を許す膨大なビット３４り構造を記録する 立場にあるという利点がある。このような表現力の強いビット誤り構造は一般に ２３ビット長さの帰還シフトレジスタを用いて発生される送信信号としての擬似 ランダム列により発生される。このようなランダム列は２ｔ３−１ビツトの後に 初めて繰り返しくすなわちＩＭｂｙｔｅ長さであり）、また“白色雑音”に相当 する。直列／並列変換により得られる通常のメモリ速度に基づいて主メモリは市 販の構成要素（０ＭＯ５−ＲＡＭＳ）により実現され得る。１６ビツトの通常の ワード長さしか個々のメモリブロックに対して必要でないこともそのために寄与 する。

本発明による測定方法の他の実施例では、−ビット誤り構造の直列に生ずるビッ ト列の分割が、各タイムスライス内に常にビット列の８つのビットが位置してい るように、】二８の時間分割を有する直列／並列デマルチプレクサにより行われ る。

このような直列／並列デマルチプレクサは非常に高い伝送速度においてもビット 誤り構造の記録を可能にする。この場合同じく、超高速モジュールの種類に属す る市販の構成要素が用いられ得る。

このデマルチプレクサの機能は、常に８つの直列ムこ相い続くビットを１つのバ イトにまとめて並列に伝達することにある。このことは、デマルチプレクサの動 作クロックが伝送りロックの１／８であることにより実現される。これにより、 市販のメモリおよび計算モジュールによるビットの爾後処理（記憶および評価） を可能にする処理クロックの逓減が実現される。

直列／並列デマルチプレクサから１つのタイムスライス内に集められた８つのビ ットは一時メモリに伝達される。これは、本発明による測定装置の他の実施態様 によれば、１６ビツトの各１つのワード長さを有する８つのシフトレジスタから 成っている。この場合にも市販のモジュールが使用され得る。

一時メモリが有利な仕方で８つの１６ビントーシフトレジスタから成り、藍だ主 メモリが８つの１６ビ・７トーメモリブロックカら成るならば１、これらは、本 発明ムこよる測定装置の別の実施態様ムこよれば、１２８の並列導線を有するデ ータバスを介して、シフトレジスタ内で常に２つの相続くタイムスライス内に一 時記憶されたピントが並び合ってそれぞれ］つのデータブロックに格納されるよ うに接続されている。すなわぢ本発明による方法は筋型なハードウェア構想のも とに相応の測定装置によｌ二ノ実行され得る。

高価なソフトウェアによる解決は必要でない。

本発明による測定装置の他の有利な実施態様によれば、−第ユ○測定モードで有 効なカウンタユニットがカウンタとして、−それぞれタイムベースープリディバ イダおよびタイムベース主カウンタから成り、また 一人カマルチプレクサを介して与えられる４つのカウンタ連鎖を有する。

４つの並列なカウンタ連鎖は、毎秒５６５Ｍｂｉｔまでの伝送速度を有するビッ ト誤り構造を処理するために十分である。その際にタイムベース−プリディバイ ダーは高い伝送周波数の範囲内で下位ビットをカウントし、またこれらを数とし て記憶する。タイムベース主カウンタは上位ビットをカウントし、筐だこれらの 数を同じく、これらがタイムベース−プリディバイダーの相応の数と一緒に評価 装置により呼び出されるまで記憶する。

その際に入力マルチプレクサを介してのカウンタ連鎖の間の切換は同時のカウン トおよび処理を可能ムこする。

本発明による方法を実施するだめの測定装置の他の実施態様によれば、測測定モ ードの間の切換がインターラブド回路部分を介して行われる。このような回路部 分は同しく囚単なハードウェアーコンセプトを有し、また２つの測定モードの閣 の常に確実な切換を行う。同時にインターラブド命令の生起により評価装置が、 由断個所において第１の測定モード由に相応のマーカーをセントし、また第２の 測定モードの処理の後にこの個所に復帰するように指令される。それは、生起す る誤り頻変がビット誤り構造の検出を測定データ整理と同時に再び許す場合であ る。

以下、図面により本発明による測定方法および本方法を実施するための測定装置 の１つの特に好ましい実施例を説明する。

第１図は本発明による測定方法を信号流れ図の形態で原理的に示す図、第２図は 本発明による方法を実施するための本発明による測定装置をブロック回路図の形 態で原理的に示す図、第３図は一時メモリに対するビット占有マトリックスを示 す図、第４図は第３図による一時メモリのピント占有と関連して主メモリに対す るビット占有マトリックスを示す図である。

第】圀には上部に、回置を顧慮して解析すべき伝送路（図示せず）の出力端にお いて発生され、個々のビ＞）ｂｏ、・・・、ｂゎから成るビット列ｂ０・・・ｂ 、を有するビット誤り構造ＢＦＳが示されている。全ビット誤り構造ＢＦＳは個 々のビットｂ０、・・・、ｂｓから成っている。選ばれた実施例では送信信号が 擬似ランダム列から形成されているので、ピント列す。・−・ｂ、、は２２３　 １ピントの長さを存する。このビット列ｂ０・・・ｂ７はビット誤り構造ＢＦＳ の形成のもとに任意に頻繁に模り返し得る。ビット誤り構造ＢＦＳは相続く無誤 りビット、たとえば第１図中では２つの誤った“１”ピントｂ２とす、との閣の ０”ピッ）ｂｓ、ｂ−およびす、から形成される無誤り空１８！　Ｆ　Ｆ　＋　 、・・・、ＦＦ、により特徴付けられている。ビット誤り構造ＢＦＳ内の無誤り 空間ＦＦ、、・・・、ＦＦ、の数および長さにより決定される誤り生起ＦＡに間 係して、ビット誤り構造ＢＦＳがいま第１の測定モードＭＭＩまたは第２の測定 モードＭＭ２で処理される。しかし、誤り生起ＦＡが小さい（ｋ）か大きい（ｇ ）かの認識は常に第１の測定モードＭＭＩを介して得られる。

すなわち第１の測定モードＭＭＩでは、無誤り空間ＦＦ、、・・・、ＦＦ、がカ ウントされることによって、ビット誤り構造ＢＦＳがカウンタユニットＺＥ内で データブロックＤＢにまとめられる。

図示されている実施例では無誤り空ｌ′ｇ！ＦＦｌ、・・・、ＦＦイは、ビン） ｂｏで始まって、たとえば１．３．０．１．４および２ビット長さである。カウ ント値１．３．０．１．４および２を有する相応のデータブロックＤＢが次いで 評価装置Ａのアクセス速度への適応のためにメモリＳＰに一時記憶され、また、 第１図中に示されている順序ａ、ｂ、ｃ・・・で、評価装置Ａに読入れられる。

メモリＳＰがフルロードされていれば（選ばれた実施例では４つのデータブロッ クＤＢＬか記憶されず、従って数“２”を有するデータブロックＤＢはもはやメ モリＳＰには受入られ得ず、このことは娯ｔｒ）生起ＦＡが第１の測定モードＭ ＭＩでの処理に対して過大になっていることを意味する）、第２の測定モードＭ Ｍ２に切換えられる。

この第２の測定モー１’ＭＭ　２では、発生されたビット誤り構造ＢＦＳは先ず 個々のタイムスライスＺＳ、、・・・、ＺＳ、、に分割される。その際に個々の タイムスライスＺＳ、　、・・・、ＺＳ、、のｗＥ１ｉ！を時開は分割する構成 要素（第１図中には示されていない）により決定される。選ばれた実施例では、 たとえば各タイムスライスＺＳ１、・・・、ＺＳ、１は３つの゛ビットｂＤ、ｂ ｌ、ｂｚ　；ｂｓ、ｂ４、ｂ、；・−・；ｂイー１、ｂカー１、ｂ、、を含、ん でいる。分詞の後に常に１つのタイムスライスＺＳ、　、・・・、ＺＳｌに集め られた３つのビットｂｅｓ　’ＤＩｓ　ｂｌｚ　；ｂｚ、ｂ、、ｂ、；・・・； 　ｂ　ｎ　−２、ｂ−＋、ｂ、、が並列に一時メモリＺに伝達される。すなわち 一時メモリＺは相応の数の並列に駆動可能なアドレスを含んでいる。直列に非常 に速く生ずるピントｂ０、・・・、ｂ、、から並列に伝達すべきピントｂｅ、ｂ ＋　、ｂｚ　；ｂ＋ｓ、ｂ−１ｂｓ　；−；ｂ、−ｚ、ｂ＋ｎ−１、ｂ７へのこ のような変換により後続の必要な処理速変の減少が達成される。いまの例では、 これはビット誤り構造ＢＦＳのビットｂ０、・・・、ｂ、、の伝送速度の１／３ に過ぎない。それにより通常のメモリ要素によるビット誤り構造ＢＦＳの記憶が 可能になる。

一時メモリＺがフルロードされていれば、一時メモリＺは並列にすべての記憶さ れたビットｂ０、・−・、ｂ、を、一時メモリＺの容量の何倍かの容量を有する 主メモリＨに出力する。その際に一時メモリＺは主メモリＨと、並列に一時メモ リＺに記憶されたビットｂｅ、ｂ＋　、ｂ２　；に＋＋、ｂａ、ｂ５　ｉ−；ｂ 、、−ｚ、ｂ、ｌ−＋　、ｂ、、の並びが再び時間的に正しい順序で伝達の際に 主メモリＨ内で行われるように接続されている。主メモリＨからの読出しは相応 にビット誤り構造ＢＦＳがその正し７い時間的順序で評価装置Ａに供給され得る ような順序（第１図中にａ、ｂおよびＣで示されている）で行われる。

第２図には本発明による方法を実施するための存利な実旅例が示されている。図 面を見易くするため、制２Ｂクロック線は全く示されでおらず、またアドレス線 は必要な範囲でしか示されていない。この測定装置の心臓部は、評価装置Ａの一 部分を形成しており、また上位の中央処理装置（図示せず）により制御される第 １の計算＠１である。中央処理装置は第］の計算機１からめられた測定値の表示 および出力を引き受ける。この制御は第２図中に左部の大きい両向き矢印により 示されている。

長い無数り空間ＦＦ、、・・・、ＦＦ、、（第１図参照）の検出のために本発明 によるｇ置は、前記のように、第１の測定モーＦ　Ｍ　Ｍｌ　（第１回参照）で 動作する。そのためにビット誤り構造ＢＦＳはゲート回路２を介して入力マルチ プレクサ３に供給される。ゲート回路２によりピッＩ−誤り構造ＢＦＳの個々の ピッ）ｂ、、・・・、ｂ、、はそのつどの測定形式に対して必要な配分で入力マ ルチプレクサ３に通過接続される。さまざまな測定形式は大発明による測定方法 によるビット誤り構造記録とならんでたとえば直線的および指数的平均値の形態 で誤り室をめること、または特定の測定時間にわたる誤り和または誤り増大率の 形態で誤りカウントをめることであってよい。

入力マルチプレクサ３の後に、互いに並列に配置されておりカウンタユニットＺ Ｅを形成する４つのカウンタ連鎖ＺＫ、、・・・、ＺＫ４が接続されており、こ れらのカウンタ連鎖はそれぞれ１つのタイムベース−プリディバイダー４．５． ６および７（たとえばそれぞれ２つの１６進カウンタ形式１０ＨＩ　３６、ＥＣ Ｌ　（エミッタ結合論理）−技術、モトローラ社、データブック〕９８２／１９ ８３）およびタイムベース主カウンタ８．９．１０および１１　（たとえば形式 ８２Ｃ５４、インテル社、マイクロコンポーネントデータブック、１９８５）か ら構成されている。プリディバイダーおよび主カウンタは経済的な“ゲートアレ イ”バージョンとして構成されていてもよい。タイムベース−プリディバイダー ４、・・・、７は非常に高い天波数に対して、それを相応に逓減するために必要 である。それらはいわば下位ピントを無数り空間ＦＦ２、・・・、ＦＦ、、のカ ウントアウトの際に与え、他方においてタイムベース−主カウンタ８、・・・、 １１は上憤ビットをカウントアウトする。たとえば１４０Ｍｂｉｔの伝達周波数 および２０μｓの第１の計算機１の仮定されている処理時間から出発すると、４ つの並列カウンタ連鎖ＺＫ、、・・・、ＺＫ、により、個々のビット誤りが８０ μｓよりも大きい時間空間中に生起するビット誤り構造ＢＦＳが処理され得る。

すなわちビット誤りが生ずる際にその都度同時の読入れおよび読出しを可能にす る入力マルチプレクサ３を介してたとえばカウンタ連鎖ＺＫ、からカウンタ連５ Ｘｚｙ、。

へ、また次いでカウンタ連鎖ＺＫ、へ切換えられるとすると、これは第１の計算 機１がまさに最後に駆動されたカウンタ連鎖ＺＫ、、・・・、ＺＫ、から読出さ なくなるまで可能である。

読出しが読入れと重なり合うと、本発明により第２の測定モードＭＭ２（第１図 参照）に切換えられる。読入れおよび読出しのこのような重なり合いはインター ラブド回路部分１２により検出される。これはハードウェア命令により第１の計 算機１にそのつどのカウンタ連鎖ＺＫ、、・・・、ＺＫ、からの読出しを中断さ せ、その際に第１の計算＠１は中断個所に、後でこの個所で読出しを再び開始し 得るように、マーカーをセットする。誤り生起ＦＡ（第１図参照）が第１の計算 機１によるデータブロックＤＢの形態での検出を再び許すときに初めて、測定モ ードＭＭＩが再び開始される。

すなわち、速く連続して短い無数２つ空間ＦＦ、、・・・、ＦＦ、がビット誤り 構造ＢＦＳ内に現名、る場合が生じると、測定モードＭＭ１から第２の測定モー ドＭ　Ｍ　２に切換えられ、また測定装置の他方の部分内で爾後処理される。測 定装置のこの他方の部分は主として４つの機能ブロック、。すなわち直列／並列 変換ブロック２１と、主メモリＨと、導線ドライバブロック２２と、主メモリ１ （および導線ドライバブロック２２をアドレス導線２４を介して制御し、また第 １の計Ｘ機１と通信する第２の計算機２３から成っている。また第２の計算機２ ３は評価装置Ａの一部である。

直列／並列変換ブロック２１は一方では８ビツトのワード幅を有する直列／並列 デマルチプレクサ２５から、また他方では一時メモリＺから成っている。このデ マルチプレクサ２５は５６５Ｍｂｉｔ／ｓまでの非常に高い伝送速度へのマ・ン チングのためのたとえばガリウムーヒ素技術による高速モジュールである（たと えば１：８時分割デマルチプレクサ／直列−並列変換器１０に０４１．１００ピ コロジツク７９フアミリー、Ｃ１ｂａＢｉｔロジック社、二ニーハリ　バーク、 プレリミナリ１０００４１　１１／８５、第１〜１２頁）、デマルチプレクサ２ ５０機能は、常に８つの相い続くビットをビット誤り構造ＢＦ３内で１つのバイ トにまとめ、また並列に伝達することにある。すなわちデマルチプレクサ２５は 、それぞれ８つの個々のビットが位置するタイムスライスｚ、Ｓ＋、−・・、Ｚ Ｓ、、を形成する。すなわち５６５Ｍｂｉｔ／ｓの伝送速度を有するＰＣＭシス テムでは全部で１４ｎｓで伝達過程が行われる。１つのバイトにまとめられた８ つの個々のビットの伝達は並列に、８つのシフトレジスタ５ＲＯ１・−・、ＳＲ ７がら成る一時メモリＺに行われる。これらのシフトレジスタ５ＲＯ１・・・、 ＳＲ７は減ぜられた処理速度に基づいて市販のモジュールであり、また１６ビソ トのワード長さを存し、従って全体として１６バイトが一時記憶され得る（たと えばシフトレジスタ７４Ｆ６７５、高速ＴＴＬモジュール、データブック“高速 フェアチャイルド・アドバンスト・ショットキーＴＴＬ”、第４章、第５２５頁 以下、１９８５）。

直列／並列デマルチプレクサ２５からシフトレジスタ５ＲＯ１・・・、ＳＲ７へ のデータの伝達は全部で１４ｎｓで行われ、またこれが全体として１６回行われ るので、シフトレジスタ５ＲＯ１・・・、ＳＲ７は２２４ｎｓの後にフルロード されており、従ってそれらの内容が主メモリＨに伝達されなければならない。２ ００ｎｓを越える長さのこのような書込みサイクルではこの主メモリＨは市販の 書込み一読出しメモリから構成されていてよい（たとえば高速スタティックＣＭ ＯＳ−ＲＡＭ　８Ｍ６２２５６Ｐ−１０、日立、データブック”ＩＣメモリデー タブンク”、１９８５）。シフトレジスタ５ＲＯ１・・・、ＳＲ７からのデータ は並列に主メモリＨに伝達されるので、両者はデータバス３４を全体で１２８の 導線と接続する。その際にデータ伝達の指令は図面には示されていない導線ドラ イバを用いて行われる。

主メモリＨはＩ　Ｍ　ｂ　ｙ　ｔ　ｅの大きさを有する。これは８つのメモリブ ロックＲＡＭ０１・・・、ＲＡＭ？から構成されており、それらの各々は１６ビ ントのワード幅および６４にのメモリ深さを有する。すなわち全体として２”＝ ＩＭｂｙｔｅのメモリ容量が生ずる。各個のメモリブロックＲＡＭ０１・・・、 ＲＡＭ７はそれぞれ３２Ｋｂｙｔｅのメモリ容量を有する図面には示されていな い４つの市販のＣＭＯ３＠込み一読出しメモリから成っている（形式は上記参照 ）。各メモリブロックＲＡＭ０１・・・、ＲＡＭ７は６４にのメモリ深さを有す るので、全体として６５５３６回にわたり一部メモリＺの内容が主メモリＨに伝 達され得る。その後に初めてＩ　Ｍ　ｂ　ｙ　ｔ　ｅのメモリ容量を有する主メ モリＨがフルロードされている。

シフトレジスタ５ＲＯ１・・・、ＳＲ７と主メモリＨのメモリブロックＲＡＭ０ １・・・、ＲＡＭ７との配線は、常に２つの相い続くタイムスライスＺＳ１、・ ・・、ＺＳ、、のビットが相い前後して工０のメモリブロックＲＡＭ０１・・・ 、ＲＡＭ７内に格納されるように行われる。その他の説明は第３図および第４図 の説明を参照されたい。この配線により、主メモリから第２の計算＠２３へのデ ータの読出しの際に、図面に詳細には示されていない導線ドライバブロック２２ および別のデータバス５１または５２を介して個々のビットがビット誤り構造Ｂ Ｆ３内でそれらの時間的生起の順序で処理されることが達成される。ビット誤り 構造ＢＦＳの個々のビットｂｅ、・・・、ｂアの順序正しい処理が５６０　Ｍ　 ｂ　ｉｔ　／　ｓまでの高い伝送速度にもかかわらず、ビット誤り構造ＢＦ３内 の個々の誤りの位置に関する１＃報が失われることなしに、可能になる。

第２の計算機２３はその構成を第１図中に詳細には示されていない。ビット誤り 構造ＢＦＳの評価の開始は外部トリガ信号により任意に主メモリＨのメモリ範囲 にシフトされ得る。それに応じて任意の初期アドレスがロードされ得る。さらに 一時メモリＺがら主メモリＨへのデータの伝達が終了されていると、第２の計算 機２３はデータを口承されていない書込み論理を介して読入れる。

これは信号発生器、書込み信号発生器およびアドレスカウンタから成っていてよ い。データの読入れの後に第２の計算機２３は無誤り空間ＦＦ、、・・・、ＦＦ 、のカウントの形態でデータ整理を行い得る。

第３図には、シフトレジスタ５ＲＯ２・・・、ＳＲ７の個々のビットポジション ＯないしＦ（１６ビツトのワード幅）へのビット列ｂ０・・・ｂ、、の個々のビ ットｔ＋ｏ・・・ｂａｔｓの分配がマトリックスとして示されている。水平には ビットポジションＯないしＦが、また垂直には個々のシフトレジスタ５ＲＯ１・ ・・、ＳＲ７が記入されている。各個のシフトレジスタ５ＲＯ１・・・、ＳＲ７ は１６ビントの幅を有するワードを受け入れ得るので、全体として８つのシフト レジスク５ＲＯ５・・・、ＳＲ７内に１２８ピントが同時に格納され得る。その 際に個々のビットの分配は、それぞれタイムスライスｚｓ、　、ｚｓ、；・−・ 、ＺＳ、、、ＺＳ、、内に位置するビットｂ０”’　ｂ、；　ｂｅ　”’ｂｕｓ 　；　”’　；　ｋ）＋＋ｚ　−”　ｂｌ、ｑ　；ｂ１２ｏ　”’　ｂｒｚ？が 並列にシフトレジスタ５ＲＯ１・・・、ＳＲ７にロードされるような仕方で行わ れる。最後のタイムスライスＺＳ、６の挿入の際にビットポジションＦにおける 最初の８つのビットｂ０、・・・、ｂ、はシフトレジスタ５ＲＯ１・・・、ＳＲ ７内に、またビットポジション０における最後のタイムスライスＺＳ、、のビッ トｂ１□。、・・・、ｂｌｚｔはシフトレジスタ５ＲＯ１・・・、ＳＲ１内に位 置する。

第４（２Ｔには１つのマトリックス内の主メモリＨの個々のメモリプロ・７りＲ ＡＭ０１・・・、ＲＡＭ７を有するシフトレジスタ５ＲＯ１・・・、ＳＲ７の配 線が示されている。水平にメモリブロックＲＡＭ０１・・・、ＲＡＭ７のビット ポジション０ないしＦが、また垂直にメモリブロックＲＡＭ０１・・・、ＲＡＭ ７が記入されている。メモリブロックＲＡＭ０．・・・、ＲＡＭ７のビットポジ ション０ないしＦへのシフトレジスタ５ＲＯ１・・・、ＳＲ７の個々のビットポ ジションＯないしＦの対応付け、すなわち配線はいま２つの並び合って位置する タイムスライスｚｓ、　、ｚｓ２　；・・・、ｚｓ１６、ＺＳ、。

のビットｂ０・−・ｂ＋；ｂｅ・・・ｂｏ、；・・・；ｂ＋＋ｚ・・・１）１１ ９；ｂ＋□。

・・・ｂｌｉｌｆｆが常にメモリブロックＲＡ　”Ｉ　ＯないしＲＡＭ７内で並 び合って配置されるような仕方で行われる。その際にシフトレジスタ５ＲＯ１− ・・、ＳＲ７の内容によるメモリブロックＲＡＭ０・・・ＲＡＭ７の占有に対す る索引付けは、シフトレジスタ５ＲＯ５・・・、ＳＲ７の記号にビットポジショ ン０・・・Ｆの記号が結び付けられたものとして選定されている。ＲＡＭ４のな かにはたとえばビットポジションＣにおいてビットｂ６．がビットポジション７ 　（ＳＲ３７）のシフトレジスタＳＲ３から格納される。

いま個々のシフトレジスタ５ＲＯ１・・・、ＳＲ７のビットｂ０、・・・、ｂ１ ２７を伝達すると、ＲＡＭ０内にｂｏ、−・・、ｂｕｓが格納されており、ＲＡ ＭＩ内にｂｌい・−・、ｂ　３１ｂ＜格納されており、以下同様にして最後にＲ ＡＭ７内にｂＩ＋２、・・−１ｂ１□、が相い並んで格納されていることが認識 される。こうして各メモリブロックＲＡＭ０ないしＲＡＭ７は１６ビ７）から成 る第１のワードで゛ロードされている。上記の説明に相応してそれに続いて同一 の仕方で各メモリブロックＲＡＭ０．・・・、ＲＡＭ１がシフトレジスタ５ＲＯ １・・・、ＳＲ７から１６ビントのワード長さの第２のワードでロードされ、従 ってピントｂ＋ｘｓｓ・・・、ｂ２６．が記憶され得る。これは、６５５３６ワ ードが６４ｋに相応して各ＲＡＭＯ２・・・、ＲＡＭ７内に記憶されており、従 って主メモリＨのＩＭｂｙｔｅの容量がフルロードされているまで、継続され得 る。

国際調査報告 国際調査報告

Claims (9)

【特許請求の範囲】
1. １．そのつどの伝送路の出力端において発生され、障害解析の枠内で評価装置（ Ａ）に供給されるビット誤り構造（ＢＦＳ）の検出によりディジタル伝送路の障 害解析を行うための測定方法であって、 −ビット誤り構造（ＢＦＳ）がカウンタユニット（ＺＥ）内でデータブロック（ ＤＢ）にまとめられ、また−データブロック（ＤＢ）が評価装置（Ａ）のアクセ ス時間への適応のために記憶される −ビット誤り構造（ＢＦＳ）内の誤り生起（ＦＡ）に関係する第１の測定モード （ＭＭ１）と、 −第１の測定モード（ＭＭ１）からメモリ（ＳＰ）のデータブロック（ＤＢ）の 記憶（ＳＰ）の読出しの際にそのアンローディングまで切換えられる −ビット誤り構造（ＢＦＳ）内の誤り生起（ＦＡ）に関係する第２の測定モード （ＭＭ２） とを有する方法において、 −第１の測定モード（ＭＭ１）でビット誤り構造（ＢＦＳ）内に生ずる無誤り空 間（ＦＦ１、…、ＦＦｎ）がデータブロック（ＤＢ）としてカウンタユニット（ ＺＥ）としての複数個の並列に並び合って配置されたカウンタ内にカウントイン され、その際に −ビット誤りが生じる際にその都度１つのカウンタから隣のカウンタへ切換えら れ、 −個々のカウンタ内へのデータブロック（ＤＢ）としての無誤り空間（ＦＦ１、 …、ＦＦｎ）のカウントインが時間的に評価装置（Ａ）の側からのデータブロッ ク（ＤＢ）へのアクセスと重なり合うときに、第２の測定モード（ＭＭ２）に切 換られる ことを特徴とするディジタル伝送路の障害解析のための測定方法。
2. ２．その都度の伝送路の出力端において発生され、障害解析の枠内で評価装置（ Ａ）に供給されるビット誤り構造（ＢＦＳ）の検出によりディジタル伝送路の障 害解析を行うための測定方法であって、 −ビット誤り構造（ＢＦＳ）がカウンタユニット（ＺＥ）内でデータブロック（ ＤＢ）にまとめられ、また−データブロック（ＤＢ）が評価装置（Ａ）のアクセ ス時間への適応のために記憶される −ビット誤り構造（ＢＦＳ）内の誤り生起（ＦＡ）に関係する第１の測定モード （ＭＭ１）と、 −第１の測定モード（ＭＭ１）からメモリ（ＳＰ）のデータブロック（ＤＢ）の 記憶（ＳＰ）の読出しの際にそのアンローディングまで切換えられる −ビット誤り構造（ＢＦＳ）内の誤り生起（ＦＡ）に関係する第２の測定モード （ＭＭ２） とを有する方法において、 −第２の測定モード（ＭＭ２）でビット誤り構造（ＢＦＳ）のビット列（ｂｏ… ｂｎ）がタイムスライス（ＺＳ１、…、ＺＳｎ）に分割され、 −それぞれ１つのタイムスライス（ＺＳ１、…、ＺＳｎ）内に位置するビット（ ｂ０、ｂ１、ｂ２；…；ｂｎ−１、ｂｎ）が時間的に並列に一時メモリ（Ｚ）に 一時記憶され、−一時メモリ（Ｚ）の読出しの際にすべての一時記憶されたビッ ト（ｂｏ、…、ｂｎ）が時間的に並列に主メモリ（Ｈ）へ伝達され、その際に −相続くタイムスライス（ＺＳ１、…、ＺＳｎ）からのビット（ｂ０、ｂ１、ｂ ２；…；ｂｎ−１、ｂｎ）が並び合って主メモリ（Ｈ）に格納され、 また −遅くとも主メモリ（Ｈ）の続出しの際にそのなかに記憶されたビット（ｂｏ、 …、ｂｓ）がビット列（ｂｏ…ｂｎ）の生起の時間的に直兜な順序で評価装置（ Ａ）のビット誤り構造（ＢＦＳ）へ供給される ことを特徴とするディジタル伝送路の障害解析のための測定方法。
3. ３．第１の測定モード（ＭＭ１）でビット誤り構造（ＢＦＳ）内に生ずる無誤り 空間（ＦＦ１、…、ＦＦｎ）がデータブロック（ＤＢ）としてカウンタユニット （ＺＥ）としての複数個の並列に並び合って配置されたカウンタにカウントイン され、その際に −ビット誤りが生じる毎に１つのカウンタから隣のカウンタへ切換えられ、 また 一個々のカウンタ内へのデータブロック（ＤＢ）としての無誤り空間（ＦＦ１、 …、ＦＦｎ）のカウントインが時間的に評価装置（Ａ）の側からのデータブロッ ク（ＤＢ）へのアクセスと重なり合うときに、第２の測定モード（ＭＭ２）に切 換られる ことを特徴とする請求項２記載の測定方法。
4. ４．−主メモリ（Ｈ）が１ＭＢｙｔｅのメモリ容量を有し、また−それぞれ等し い大きさのメモリ容量および１６ビットのワード長さを有する８つの並列にアド レス指定可能なメモリブロック（ＲＡＭ０、…、ＲＡＭ７）から構成されており 、その際に −各メモリブロック（ＲＡＭ０、…、ＲＡＭ７）が４つの書込み−読出しメモリ から成っている ことを特徴とする請求項２または３による測定方法を実施するための測定装置。
5. ５．ビット誤り構造（ＢＦＳ）の直列に生ずるビット列（ｂ８…ｂｎ）の分割が 、各タイムスライス（ＺＳ１、…、ＺＳｎ）内に常にビット列（ｂ８…ｂｎ）の ８つのビット（ｂ８、…、ｂ８；ｂ９…ｂ１６；…、ｂｎ−７…ｂｎ）が位置し ているように、１８の時間分割を有する直列／並列デマルチプレクサ（２５）に より行われることを特徴とする請求項４記載の測定装置。
6. ６．一時メモリ（Ｚ）が１６ビットの各１つのワード長さを有する８つのシフト レジスタ（ＳＲ０、…、ＳＲ７）から成っていることを特徴とする請求項５記載 の測定装置。
7. ７．一時メモリ（Ｚ）の８つのシフトレジスタ（ＳＲ０、…、ＳＲ７）が主メモ リ（Ｈ）の８つのメモリブロック（ＲＡＭ０、…、ＲＡＭ７）と１２８の並列導 線を有するデータバス（３４）を介して、シフトレジスタ（ＳＲ０、…、ＳＲ７ ）内で常に２つの相続くタイムスライス（ＺＳ１、ＺＳ２；…；ＺＳ１５、ＺＳ １６）に一時記臆されたビット（ｂ０…ｂ７、ｂ８…ｂ１６；…；ｂ１１２…ｂ １１９、ｂ１２０…ｂ１２７）が並び合ってそれぞれ１つのデータブロック（Ｒ ＡＭ０；ＲＡＭ７）内に格納されるように接綾されていることを特徴とする請求 項６記載の測定装置。
8. ８．第１の測定モード（ＭＭ１）で有効なカウンタユニット（ＺＥ）がカウンタ として、 −それぞれタイムベースープリディバイダ（４、…、７）およびタイムベース主 カウンタ（８、…、１１）から成り、また−入力マルチプレクサ（３）を介して 与えられる４つのカウンタ連鎖（ＺＫ１、…ＺＫ４）を有することを特徴とする 請求項１ないし７の１つに記載の測定装置。
9. ９．両測定モード（ＭＭ１、ＭＭ２）の間の切換がインターラプト回路部分（１ ２）を介して行われることを特徴とする請求項１ないし８の１つに記載の測定装 置。