JPH0348456A - Overcurrent protection circuit and semiconductor device - Google Patents
Overcurrent protection circuit and semiconductor deviceInfo
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Abstract
Description
【発明の詳細な説明】
（１） 産業上の利用分野
本発明は、負荷である回路を過電流から保護するように
したデプレッション形電界効果半導体による過電流保護
回路および半導体装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION (1) Field of Industrial Application The present invention relates to an overcurrent protection circuit and a semiconductor device using a depletion type field effect semiconductor that protects a circuit as a load from overcurrent.
（２）従来の技術
負荷に直列に接続して過電流から負荷を保護する装置と
して、ヒューズやプレーカー また、トランジ，スター
やサイリスター等の保護回路が使用されている。ヒュー
ズは、過電流が流れると溶断するため、そのたびに、交
換しなければならない。(2) Conventional technology Protection circuits such as fuses, breakers, transistors, stars, and thyristors are used as devices that are connected in series with loads to protect them from overcurrent. Fuses melt when excessive current flows, so they must be replaced each time.
ブレーカーは、遮断速度が遅いため、連動性を必要とす
る回路には使用できない。トランジスターやサイリスタ
ー等の保護回路は、負荷に直列に接続するだけではなく
、この保護回路を動かすための別電源が必要である。ま
た、別電源を必要としない場合は、この保護回路を定電
圧回路や定電流回路と同じように、負荷に並列に接続し
なければならない。これらのために、この保護回路は、
ヒューズやブレーカーのように、必要なところに簡単に
、負荷と直列に取り付けることができない。Breakers cannot be used in circuits that require interlocking because their breaking speed is slow. Protection circuits such as transistors and thyristors not only need to be connected in series to the load, but also require a separate power source to operate them. Also, if a separate power supply is not required, this protection circuit must be connected in parallel to the load, just like a constant voltage circuit or constant current circuit. For these, this protection circuit is
They cannot be easily installed in series with the load where needed, like fuses and breakers.
（３）発明の目的
本発明は、ヒューズやブレーカーのように、必要なとこ
ろに簡単に負荷と直列に取り付けることができ、過電流
が流れるたびに交換する必要がなく、遮断特性を負荷に
あわせて、連動形にも、遅延形にも、できる別電源を必
要としないデプレッション形電界効果半導体による過電
流保護回路と、その半導体装置を提供する。(3) Purpose of the Invention The present invention can be easily installed in series with a load where necessary, like a fuse or breaker, and there is no need to replace it every time an overcurrent flows, and the breaking characteristics can be adjusted to match the load. The present invention provides an overcurrent protection circuit using a depletion type field effect semiconductor that does not require a separate power source, which can be used in either an interlocking type or a delayed type, and a semiconductor device thereof.
（４）発明の概要
本発明は、デプレッション形（接合形、絶縁ゲート形と
も）電界効果半導体のＰ型デプレッション形電界効果半
導体（以下Ｐ型ＤＦＥＴと略す）のソースとＮ型デプレ
ッション形電界効果半導体（以下Ｎ型ＤＦＥＴと略す）
のソースとを接続し、Ｐ型ＤＦＥＴのゲートを抵抗を通
じてＮ型ＤＦＥＴのドレインに、Ｎ型ＤＦＥＴのゲート
を抵抗を通じてＰ型ＤＦＥＴのドレインに接続し、前述
のＮ型ＤＦＥＴとは別のＮ型ＤＦＥＴ （後述）のソー
スを、前述のＮ型ＤＦＥＴのドレインに接続し、後述の
Ｎ型ＤＦＥＴのゲートを抵抗を通じてＰ型ＤＦＥＴのド
レインに接続し、そして、遮断特性を連動性に、あるい
は、遅延性にするためのコンデンサーを接続した回路で
、後述のＮ型ＤＦＥＴのドレインをプラス側、Ｐ型ＤＦ
ＥＴのドレインをマイナス側として、負荷に直列に接
続することによって、負荷を過電流から保護する過電流
保護回路と、その半導体装置を提供することを目的とす
る。(4) Summary of the Invention The present invention relates to a source of a P-type depletion-type field-effect semiconductor (hereinafter abbreviated as P-type DFET), which is a depletion-type (both junction type and insulated gate type) field-effect semiconductor, and an N-type depletion-type field-effect semiconductor. (hereinafter abbreviated as N-type DFET)
The gate of the P-type DFET is connected to the drain of the N-type DFET through a resistor, and the gate of the N-type DFET is connected to the drain of the P-type DFET through a resistor. The source of the DFET (described later) is connected to the drain of the N-type DFET described above, the gate of the N-type DFET described later is connected to the drain of the P-type DFET through a resistor, and the cutoff characteristics are set to interlocking or delayed. In this circuit, a capacitor is connected to make the drain of the N-type DFET (described later) positive, and the drain of the P-type DF is connected to the positive side.
An object of the present invention is to provide an overcurrent protection circuit that protects a load from overcurrent by connecting the ET in series with the load with the drain on the negative side, and a semiconductor device thereof.
（５）本発明を実施例により、詳細に説明する。(5) The present invention will be explained in detail with reference to Examples.
接合形電界効果半導体による保護回路を第１図により説
明する。Ｎ型接合形電界効果半導体（以下Ｎ型ＪＦＥＴ
と略す）（ｌ）のソースとＰ型接合形電界効果半導体（
以下Ｐ型ＪＦＥＴと略す）（２）のソースとを接続する
。Ｎ型ＪＦＥＴ（１）のドレインは、別のＮ型ＪＦＥＴ
（３）のソースと接続し、Ｎ型ＪＦＥＴ（１）のゲート
は、抵抗（５）通じてＰ型ＪＦＥＴ（２）ドレインに接
続する。Ｐ型ＪＦＥＴ（２）のゲートは、抵抗（４）を
通じてＮ型ＪＦＥＴ（１）のドレインに接続する。Ｎ型
ＪＦＥＴ（３）のゲートは、抵抗（７）を、通じてＰ型
ＪＦＥＴ（２）のドレインに接続する。コンデンサー（
６）は、Ｎ型ＪＦＥＴ（１）のゲートとドレインの間に
接続する。Ｎ型ＪＦＥＴ（３）のドレインをプラス側、
Ｐ型ＪＦＥＴ（２）のドレインをマイナス側として回路
に接続する。Ｎ型ＪＦＥＴ（１）とＰ型ＪＦＥＴ（２）
とが異常電流を遮断し、Ｎ型ＪＦＥＴ（３）は、Ｎ型Ｊ
ＦＥＴ（１）とＰ型ＪＦＥＴ（２）とが異常電流を遮断
する時、あるいは、遮断したすぐ後に、Ｎ型ＪＦＥＴ（
１）とＰ型ＪＦＥＴ（２）に大きな異常電流、異常電圧
がかかるのを、防ぐはたらきをする。A protection circuit using a junction field effect semiconductor will be explained with reference to FIG. N-type junction field effect semiconductor (hereinafter referred to as N-type JFET)
(abbreviated as ) (l) source and P-type junction field effect semiconductor (
(hereinafter abbreviated as P-type JFET) (2) is connected to the source. The drain of N-type JFET (1) is connected to another N-type JFET
(3), and the gate of N-type JFET (1) is connected to the drain of P-type JFET (2) through a resistor (5). The gate of the P-type JFET (2) is connected to the drain of the N-type JFET (1) through a resistor (4). The gate of the N-type JFET (3) is connected to the drain of the P-type JFET (2) through a resistor (7). condenser(
6) is connected between the gate and drain of the N-type JFET (1). Connect the drain of N-type JFET (3) to the positive side,
Connect the drain of P-type JFET (2) to the circuit with the negative side. N-type JFET (1) and P-type JFET (2)
The N-type JFET (3) interrupts the abnormal current, and the N-type JFET (3)
When FET (1) and P-type JFET (2) interrupt the abnormal current, or immediately after interrupting the abnormal current, N-type JFET (
It works to prevent large abnormal current and voltage from being applied to 1) and P-type JFET (2).
Ｎ型ＪＦＥＴ（１）のピンチオ７電圧と、Ｐ型ＪＦＥＴ
（２）のピンチオフ電圧は、絶対値において、同じでも
、同じでなくてもよい。Ｎ型ＪＦＥＴ（３）のピンチオ
フ電圧は、絶対値において、Ｎ型ＪＦＥＴ（１）とＰ型
ＪＦＥＴ（２）のそれぞれのビンチオフ電圧よりも大き
く設定する。Pinch-7 voltage of N-type JFET (1) and P-type JFET
The pinch-off voltages in (2) may or may not be the same in absolute value. The pinch-off voltage of the N-type JFET (3) is set to be larger in absolute value than the pinch-off voltages of the N-type JFET (1) and the P-type JFET (2).
いま、Ｎ型ＪＦＥＴ（３）のドレインから、Ｐ型ＪＦＥ
Ｔ（２）のドレインへ電流が流れるとする。Now, from the drain of N-type JFET (3) to the P-type JFE
Suppose that a current flows to the drain of T(2).
ある値の正常な電流が流れてい時、Ｎ型ＪＦＥＴ（１）
のドレインとソース間の電圧降下は、Ｐ型ＪＦＥＴ（２
）のゲート電圧となり、Ｐ型ＪＦＥＴ（２）のソースと
ドレイン間の電圧降下は、Ｎ型ＪＦＥＴ（１）のゲート
電圧となる。そして、Ｎ型ＪＦＥＴ（１）のドレインと
Ｐ型ＪＦＥＴ（２）のドレイン間（Ｂ−Ｃ間）の電圧降
下は、Ｎ型ＪＦＥＴ（３）のゲート電圧となる。When a normal current of a certain value flows, the N-type JFET (1)
The voltage drop between the drain and source of P-type JFET (2
), and the voltage drop between the source and drain of the P-type JFET (2) becomes the gate voltage of the N-type JFET (1). The voltage drop between the drain of the N-type JFET (1) and the drain of the P-type JFET (2) (between B and C) becomes the gate voltage of the N-type JFET (3).
電流が正常な電流から、少しずつ増えていくと、Ｎ型Ｊ
ＦＥＴ（１）における電圧降下は、大きくなり、Ｐ型Ｊ
ＦＥＴ（２）のゲート電圧は、犬きくなる。Ｐ型ＪＦＥ
Ｔ（２）における電圧降下も、大きくなり、Ｎ型ＪＦＥ
Ｔ（１）のゲート電圧も、犬さくなる。そして、さらに
、電流が増えるように、この保護回路の両端（Ａ−Ｃ間
）にかかる電圧が増えると、Ｎ型ＪＦＥＴ（１）におけ
る電圧降下が、さらに大きくなり、Ｐ型ＪＦＥＴ（２）
のゲート電圧が、Ｐ型ＪＦＥＴ（２）のピンチオフ電圧
に近づき、また、Ｐ型ＪＦＥＴ（２）における電圧降下
も、さらに大きくなり、Ｎ型ＪＦＥＴ（１）のゲート電
圧も、Ｎ型ＪＦＥＴ（１）のピンチ十フ電圧に近づくた
めに、電流は増えずにおさえられる。そして、保護回路
の両Ｅ（Ａ−Ｃ間）にかかる電圧がもっと増えていくと
、流れる電流は反対に減少しはじめ、そして、Ｎ型ＪＦ
ＥＴ（１）とＰ型ＪＦＥＴ（２）のゲート電圧が、つい
に、それぞれのピンチオフ電圧に達すると、Ｎ型ＪＦＥ
Ｔ（１）とＰ型ＪＦＥＴ（２）はそれぞれ遮断して、異
常電流を遮断する。When the current increases little by little from the normal current, N type J
The voltage drop across FET (1) increases and becomes P-type J
The gate voltage of FET (2) becomes high. P type JFE
The voltage drop at T(2) also increases, and the N-type JFE
The gate voltage of T(1) also becomes smaller. Then, as the current increases, the voltage applied across this protection circuit (between A and C) increases, the voltage drop across the N-type JFET (1) further increases, and the voltage drop across the P-type JFET (2) increases.
The gate voltage of the N-type JFET (1) approaches the pinch-off voltage of the P-type JFET (2), and the voltage drop in the P-type JFET (2) also becomes larger. ), the current is suppressed without increasing. Then, when the voltage applied to both E (between A and C) of the protection circuit increases, the flowing current begins to decrease, and the N-type JF
When the gate voltages of ET (1) and P-type JFET (2) finally reach their respective pinch-off voltages, the N-type JFE
T(1) and P-type JFET(2) are respectively cut off to cut off the abnormal current.
Ｎ型ＪＦＥＴ（３）のビンチオ７電圧を、Ｎ型ＪＦＥＴ
（１）とＰ型ＪＦＥＴ（２）とが、異常電流を遮断する
ときの、これら２つの半導体（Ｂ−Ｃ間）の電位差（電
圧降下）より、少し大きい値に設定すると、これら２つ
の半導体（Ｂ−Ｃ間）において、異常電流が遮断した後
、すぐに、これら２つの半導体（Ｂ−Ｃ間）には、負荷
回路の電Ｗ．電圧がかかってくるが、その２つの半導体
（Ｂ−Ｃ間）の電位差の上昇により、Ｎ型ＪＦＥＴ（３
）のゲート電圧は、Ｎ型ＪＦＥＴ（３）のピンチオ７電
圧に達っして、Ｎ型ＪＦＥＴ（３）もすぐに遮断する。The Vincio 7 voltage of N-type JFET (3) is
(1) and P-type JFET (2) are set to a value slightly larger than the potential difference (voltage drop) between these two semiconductors (between B and C) when interrupting abnormal current. (between B and C), immediately after the abnormal current is interrupted, these two semiconductors (between B and C) are connected to the load circuit's current W. Voltage is applied, but due to the rise in potential difference between the two semiconductors (between B and C), the N-type JFET (3
) reaches the pinch-off voltage of the N-type JFET (3), and the N-type JFET (3) is also immediately cut off.
それにより、負荷回路の電源電圧の大部分は、Ｎ型ＪＦ
ＥＴ（３）のドレインとソース間（Ａ−Ｂ間）にかかり
、Ｎ型ＪＦＥＴ（１）とＰ型ＪＦＥＴ（２）（Ｂ−Ｃ間
）にはかからず、Ｎ型ＪＦＥＴ（１）とＰ型ＪＦＥＴ（
２）とに、大きな異常電圧がかかるのを防ぐことができ
る。As a result, most of the power supply voltage of the load circuit is N-type JF
It is applied between the drain and source of ET (3) (between A and B), and is not applied to N type JFET (1) and P type JFET (2) (between B and C). P-type JFET (
2) It is possible to prevent large abnormal voltages from being applied.
第４図は、この保護回路（Ａ−Ｃ間）にかかる電圧■Ａ
ｃを横軸に、負荷回路の回路電流（遮断電流）■を縦軸
に、この遮断特性の概略を示している。Ｎ型ＪＦＥＴ（
１）とＰ型ＪＦＥＴ（２）のそれぞれの半導体の特性（
コンダクタンス、ビンチオ７電圧等）、を変えることに
よって、この遮断特性のかたちは、（ア）（イ）（ウ）
のように、また、そのほかにも、変えることができる。Figure 4 shows the voltage applied to this protection circuit (A-C).
The outline of this interrupting characteristic is shown with c on the horizontal axis and the circuit current (interrupting current) of the load circuit on the vertical axis. N-type JFET (
1) and P-type JFET (2), their respective semiconductor characteristics (
By changing the conductance, voltage, etc.), the shape of this cutoff characteristic can be changed to (a), (b), and (c).
You can change it as well as in other ways.
組み合わせるＮ型ＪＦＥＴ（１）とＰ型ＪＦＥＴ（２）
のそれぞれのピンチオフ電圧が、小さければ、小さいほ
ど、保護回路（Ａ−Ｃ間）にかかる小さい電圧ｖＡｏで
、異常電流を遮断することができる。Combining N-type JFET (1) and P-type JFET (2)
The smaller each pinch-off voltage is, the smaller the voltage vAo applied to the protection circuit (between A and C) can block the abnormal current.
つぎに、コンデンサーのはたらきについて説明する。コ
ンデンサーは、Ｎ型ＪＦＥＴ（１）のドレインとゲート
間に接続されているが、Ｐ型ＪＦＥＴ（２）のゲートと
ドレイン間に接続してもかまわないし、また、両方共に
接続してもかまわない。Next, we will explain how a capacitor works. The capacitor is connected between the drain and gate of N-type JFET (1), but it may be connected between the gate and drain of P-type JFET (2), or both may be connected together. .
負荷回路の電源投入時、負荷回路には、突入電流が流れ
るが、保護回路には、その突入電流を遮断せずに流す、
ある範囲の遅延性が必要である。また、正常電流が流れ
ている時、短時間のパルス状の異常電流が、負荷回路に
流れた場合にも、ある時間以下の、ある値以下の許容さ
れる異常電流は、遮断せず流すことができ、許容されな
い異常電流は遮断することができる遮断特性が、必要で
ある。When the load circuit is powered on, an inrush current flows through the load circuit, but the protection circuit allows the inrush current to flow without being shut off.
A certain range of delay is required. In addition, even if a short-term pulse-like abnormal current flows into the load circuit when a normal current is flowing, the permissible abnormal current of a certain value or less for a certain period of time must be allowed to flow without being interrupted. It is necessary to have a cut-off characteristic that can cut off abnormal currents that cannot be tolerated.
コンデンサーを接続することにより、コンデンサーと直
列に接続する抵抗とによる時定数によって、その遮断時
間を調整することができる。By connecting a capacitor, the cut-off time can be adjusted by the time constant determined by the capacitor and the resistor connected in series.
いま、負荷回路に電源投入時の突入電流や、コンデンサ
ーと抵抗による時定数以内の、許容される異常電流が流
れるとき、Ｎ型ＪＦＥＴ（１）のゲートはコンデンサー
によって、Ｎ型ＪＦＥＴ（１）のドレインに接続されて
いるために、異常電流が流れても、Ｎ型ＪＦＥＴは遮断
せず、そして、Ｎ型ＪＦＥＴ（１）のドレインとソース
間の電圧降下が小さいために、Ｐ型ＪＦＥＴ（２）のゲ
ート電圧は小さく、Ｐ型ＪＦＥＴ（２）も遮断しない。Now, when an inrush current at power-on or an allowable abnormal current within the time constant of the capacitor and resistor flows in the load circuit, the gate of the N-type JFET (1) is connected by the capacitor. Because it is connected to the drain, the N-type JFET will not shut off even if an abnormal current flows, and since the voltage drop between the drain and source of the N-type JFET (1) is small, the P-type JFET (2 ) is small and does not cut off the P-type JFET (2).
しかし、２つの半導体（Ｂ−Ｃ間）における電圧降下が
大きいため；こ、Ｎ型ＪＦＥＴ（３）のゲート電圧は大
きく、電圧降下が、ある値以上に大きくなると、Ｎ型Ｊ
ＦＥＴ（３）は、ゲート電圧がさらに大きくなって、異
常電流をおさえ、大きな異常電流を流れにくくする。こ
のように、Ｎ型ＪＦＥＴ（３）は、Ｎ型ＪＦＥＴ（１）
とＰ型ＪＦＥＴ（２）、そして、負荷回路が、大きな異
常電流によって大きなダメージを受けるのを防ぐはたら
きもする。However, since the voltage drop between the two semiconductors (between B and C) is large; the gate voltage of the N-type JFET (3) is large, and when the voltage drop increases beyond a certain value,
The gate voltage of FET (3) further increases to suppress abnormal current, making it difficult for large abnormal current to flow. In this way, N-type JFET (3) is equal to N-type JFET (1)
It also serves to prevent the P-type JFET (2) and load circuit from being seriously damaged by large abnormal currents.
コンデンサーは、第２図のように接続することもできる
。また、第３図のような保護回路にすることもできる。The capacitors can also be connected as shown in Figure 2. Further, a protection circuit as shown in FIG. 3 can also be used.
Ｎ型ＪＦＥＴ（３）と同じはたらきをするＰ型ＪＦＥＴ
のソースを、Ｐ型ＪＦＥＴ（２）のドレインと接続して
、そのＰ型ＪＦＥＴのゲートをＮ型ＪＦＥＴ（１）のド
レインと接続して、Ｎ型ＪＦＥＴ（３）をＰ型ＪＦＥＴ
に置き換えることができる。P-type JFET that functions the same as N-type JFET (3)
Connect the source of the P-type JFET (2) to the drain of the P-type JFET (2), connect the gate of the P-type JFET to the drain of the N-type JFET (1), and convert the N-type JFET (3) into a P-type JFET.
can be replaced with
コンデンサーには、可変容量ダイオードを用いることも
できる。電源電圧が低く、大きな異常電流が流れたり、
大きな異常電圧がかかることのない負荷回路には、Ｎ型
ＪＦＥＴ（３）のない、Ｎ型ＪＦＥＴ（１）とＰ型ＪＦ
ＥＴ（２）だけで、保護回路を構戊することもできる。A variable capacitance diode can also be used as the capacitor. If the power supply voltage is low and a large abnormal current flows,
For load circuits that are not subject to large abnormal voltages, use N-type JFET (1) and P-type JF without N-type JFET (3).
It is also possible to construct a protection circuit using only ET(2).
Ｎ型ＪＦＥＴ（１）とＰ型ＪＦＥＴ（２）を、デプレッ
ション形絶縁ゲート形電界効果半導体に置き換えること
もできる。The N-type JFET (1) and the P-type JFET (2) can also be replaced with depression type insulated gate type field effect semiconductors.
Ｎ型ＪＦＥＴ（１）と半導体特性（コンダクタンス、ビ
ンチオ７電圧等）の違うＮ型ＪＦＥＴを、Ｎ型ＪＦＥＴ
（１）に並列に、接続することができる。Ｐ型ＪＦＥＴ
（２）とＮ型ＪＦＥＴ（３）も、それぞれと半導体特性
が違うＰ型ＪＦＥＴとＮ型ＪＦＥＴを、それぞれと並列
に接続することができる。An N-type JFET with different semiconductor characteristics (conductance, Vincio 7 voltage, etc.) from an N-type JFET (1) is called an N-type JFET.
(1) can be connected in parallel. P-type JFET
(2) and N-type JFET (3) can also be connected in parallel with a P-type JFET and an N-type JFET that have different semiconductor characteristics from each other.
つぎに、上述の保護回路を、まとめた半導体装置につい
て説明する。第５図は、第３図の保護回路をまとめた半
導体装置である。コンデンサーとして、可変容量ダイオ
ードをもちいている。Next, a semiconductor device including the above-mentioned protection circuit will be described. FIG. 5 shows a semiconductor device in which the protection circuits shown in FIG. 3 are combined. A variable capacitance diode is used as a capacitor.
Ｎ（Ｎ−）型シリコン基板（８）の上部に、Ｐ゛型シリ
コン領域（９Ｘ１０）を形成し、つぎに、Ｐ＋型シリコ
ン領域（９）に、Ｎ型シリコン領域（ｌ１）とＮ＋型シ
リコン領域（ｌ２）を形成して、可変容量ダイオードを
設ける。Ｎ＋型シリコン領域（ｌ２）に、Ｐ型シリコン
領域（１３）を形成して、Ｐ型ＪＦＥＴ（１３）（第３
図の（２）にあたる）のチャンネル部を設け、Ｐ＋型シ
リコン領域（１０）に、Ｎ型シリコン領域を形成して、
Ｎ型ＪＦＥＴ（１４）（第３図の（１）にあたる）のチ
ャンネル部を設ける。２つのＰ＋型シリコン領域（１０
）の間に、そのＰ＋型シリコン領域をゲートとする、Ｎ
型ＪＦＥＴ（１５）（第３図の（３）にあたる）のチャ
ンネル部を形成する。これらの領域に、ソース、ドレイ
ン、ゲート等の電極と、可変容量ダイオードの電極を形
成して、２つのＮ型ＪＦＥＴと、１つのＰ型ＪＦＥＴと
、１つのコンデンサーを，設ける。抵抗は、同じＮ（Ｎ
−）型シリコン基板（８）のうえに形戒する。可変容量
ダイオードはＰ型ＪＦＥＴ（１３）とは、別なところに
形成することもできる。また、するか、内部のコンデン
サーの容量が不足の場合に、不足分の容量を補うように
することができる．また、第３図の保護回路をまとめた
別の実施例として、第６図の半導体装置を説明する。Ｎ
一型シリコン基板（１６）の上に、Ｐ″″ＣＰ） 型シ
リコン１１Ｄ（１７）を形成して、そのＰ“（Ｐ）型シ
リコン層（１７）に、Ｎ型シリコン領域（１８）を形成
する。Ｎ型シリコン領域（１８）に、Ｐ型シリコン領域
を形成して、Ｐ型ＪＦＥＴ（１９）（第３図の（２）に
あたる）を設ける。また、ｐ” （ｐ）型シリコン領域
（１７）に、Ｎ型シリコン領域（１８）とは別に、Ｎ型
シリコン領域を形成して、Ｎ型ＪＦＥＴ（２０）（第３
図の（１）にあたる）を設ける。また、Ｎ型ＪＦＥＴ（
２０）のドレインから外側へ少し離れたＮ型シリコン領
域に、再度、不純物を拡散してＮ型不純物濃度の高い領
域（２Ｎ）を形成して、Ｎ型ＪＦＥＴ（２２）（第３図
の（３）にあたる）のチャンネル部を設ける。不純物濃
度の高い領域（２１）は、Ｎ型ＪＦＥＴ（２２）のドレ
インまで達してもよい。また、このチャンネル部の上部
ゲート電極を省くこともできる。Ｎ型ＪＦＥＴ（２２）
は、ドレイン電極をチャンネル部（２１）から離れたと
ころに設けて、絶縁耐圧を高くすることができる二Ｐ”
（Ｐ）型シリコン層（１７）とＮ型シリコン領域（１
８）との間の容量を可変容量ダイオード（コンデンサー
）として使用する。Ｐ” （Ｐ）型シリコン領域（１７
）を、抵抗を通じてＰ型ＪＦＥＴ（１９）のドレインに
接続する。つぎに、Ｐ” ＣＰ） 型シリコン領域（１
７）に、Ｎ＋型シリコン領域（２３）を、Ｎ一型シリコ
ン基板（１６）に、達するように形成して、隣の素子と
分離する。これにより、１つのシリコン基板の上に、複
数の保護回路を設けることができる。A P゛ type silicon region (9x10) is formed on the top of the N (N-) type silicon substrate (8), and then an N type silicon region (l1) and an N+ type silicon region are formed in the P+ type silicon region (9). A region (l2) is formed and a variable capacitance diode is provided. A P-type silicon region (13) is formed in the N+-type silicon region (l2), and a P-type JFET (13) (third
A channel portion (corresponding to (2) in the figure) is provided, and an N-type silicon region is formed in the P+ type silicon region (10).
A channel portion of an N-type JFET (14) (corresponding to (1) in FIG. 3) is provided. Two P+ type silicon regions (10
), using the P+ type silicon region as a gate,
A channel portion of a type JFET (15) (corresponding to (3) in FIG. 3) is formed. In these regions, electrodes such as source, drain, gate, etc. and electrodes of a variable capacitance diode are formed to provide two N-type JFETs, one P-type JFET, and one capacitor. The resistance is the same N (N
-) type silicon substrate (8). The variable capacitance diode can also be formed separately from the P-type JFET (13). Also, if the capacity of the internal capacitor is insufficient, it can be configured to compensate for the insufficient capacity. Further, as another embodiment of the protection circuit shown in FIG. 3, the semiconductor device shown in FIG. 6 will be described. N
A P″″CP) type silicon 11D (17) is formed on the type 1 silicon substrate (16), and an N type silicon region (18) is formed on the P″(P) type silicon layer (17). A P type silicon region is formed in the N type silicon region (18), and a P type JFET (19) (corresponding to (2) in Fig. 3) is provided. 17), an N-type silicon region is formed separately from the N-type silicon region (18), and an N-type JFET (20) (third
(corresponding to (1) in the figure) will be provided. In addition, N-type JFET (
An N-type silicon region (2N) with a high concentration of N-type impurities is formed by diffusing impurities again into the N-type silicon region a little outward from the drain of the N-type JFET (22) (see Fig. 3). A channel section (corresponding to 3) is provided. The region (21) with high impurity concentration may reach the drain of the N-type JFET (22). Further, the upper gate electrode of this channel portion can also be omitted. N-type JFET (22)
is a 2P” which can increase the dielectric strength by providing the drain electrode at a location away from the channel part (21).
(P) type silicon layer (17) and N type silicon region (1
8) is used as a variable capacitance diode (capacitor). P” (P) type silicon region (17
) is connected to the drain of the P-type JFET (19) through a resistor. Next, a P" CP) type silicon region (1
In 7), an N+ type silicon region (23) is formed to reach the N1 type silicon substrate (16) to isolate it from adjacent elements. Thereby, a plurality of protection circuits can be provided on one silicon substrate.
これらの領域に、ソース、ドレイン、ゲート等の電極と
、可変容量ダイオードの電極を形成する。In these regions, electrodes such as a source, drain, and gate, and electrodes of a variable capacitance diode are formed.
電源電圧が低い負荷回路で使用し、外部からも高い電圧
がかかる心配のない場合には、Ｎ型ＪＦＥＴ （２２）
のチャンネル部（２１）を形成せずに、Ｎ型ＪＦＥＴ（
２２）のドレインを、Ｎ型ＪＦＥＴ（２０）のドレイン
として、Ｎ型ＪＦＥＴ（２２）のない半導体装置とする
こともできる。抵抗も同じ素子の上に形成する。When used in a load circuit with a low power supply voltage and there is no need to worry about high voltage being applied externally, use an N-type JFET (22).
N-type JFET (
The drain of 22) can be used as the drain of an N-type JFET (20) to form a semiconductor device without the N-type JFET (22). A resistor is also formed on the same element.
つぎに、デプレッション形の絶縁ゲート形電界効果半導
体（以下ＤＭＯＳと略す）による実施例を第７図に示す
。第３図のＮ型ＪＦＥＴ（１）をＮ型ＤＭＯＳ（２５）
に、Ｐ型ＪＦＥＴ（２）をＰ型ＤＭＯＳ（２７）に置き
換えた場合の、半導体装置の実施例である。この実施例
では、絶縁ゲートを作る関係上、コンデンサーも絶縁層
をはさんだ構造のコンデンサー（２９）を設けている。Next, FIG. 7 shows an embodiment using a depression type insulated gate field effect semiconductor (hereinafter abbreviated as DMOS). The N-type JFET (1) in Figure 3 is replaced by an N-type DMOS (25).
This is an example of a semiconductor device in which the P-type JFET (2) is replaced with a P-type DMOS (27). In this embodiment, in order to create an insulated gate, a capacitor (29) having an insulating layer sandwiched between the capacitors is provided.
可変容量ダイオードを設けてもかまわない。各ＤＭＯＳ
のソース、ドレイン、ゲートの接続の仕方は、接合＃電
界効果半導体の場合と同じである。Ｎ型ＤＭＯＳ（２５
）のＰ型シリコン領域は、Ｐ＋型シリコン領域（２６）
によって、Ｐ型ＤＭＯＳ（２７）のドレインに接続され
ている。２つのＮ型ＤＭＯＳ（２５）のＰ型シリコン領
域にはさまれたＮ型シリコン領域は、Ｎ型ＪＦＥＴ（２
８）（第３図の（３）にあたる）を形成し、異常電流の
遮断中、あるいは、遮断後に、大きな電圧がＮ型ＤＭＯ
ＳとＰ型ＤＭＯＳと負荷に、かかるｐを防ぐはたらきを
する。A variable capacitance diode may also be provided. Each DMOS
The method of connecting the source, drain, and gate of the semiconductor is the same as that of a junction field-effect semiconductor. N-type DMOS (25
) is the P+ type silicon region (26)
is connected to the drain of the P-type DMOS (27). The N-type silicon region sandwiched between the P-type silicon regions of the two N-type DMOSs (25) is connected to the N-type JFET (25).
8) (corresponding to (3) in Figure 3), and during or after interrupting the abnormal current, a large voltage is generated in the N-type DMO.
It functions to prevent p from being applied to the S and P type DMOS and load.
（６）発明の効果
本発明の保護回路と半導体装置（この（６）項において
は、以下保護回路と略す）は、デプレッション形電界効
果半導体とコンデンサーと抵抗で構成されている。その
ために、ピンチオ７電圧のできるだけ小さい電界効果半
導体を選んで保護回路を構成すれば、正常電流、異常電
流が流れる時の、保護回路における電圧降下を、できる
だけ小さくできる。この保護回路において回路電流は、
１つのＰＮ接合も横切らないために、正常電流が流れて
いる時の保護回路の電圧降下を、０．５ｖや０．２Ｖあ
るいは、０．１ｖ以下にすることができる。(6) Effects of the Invention The protection circuit and semiconductor device (hereinafter abbreviated as protection circuit in this (6)) of the present invention are composed of a depression type field effect semiconductor, a capacitor, and a resistor. For this reason, if a field effect semiconductor with the lowest possible pinch-off voltage is selected to construct the protection circuit, the voltage drop in the protection circuit when normal current or abnormal current flows can be made as small as possible. In this protection circuit, the circuit current is
Since not even a single PN junction is crossed, the voltage drop in the protection circuit when normal current is flowing can be reduced to 0.5V, 0.2V, or 0.1V or less.
このために、この保護回路を負荷回路に接続した場合、
保護回路における電圧降下が小さいので、負荷回路の負
荷に対する電圧をほとんど下げることなく、使用するこ
とができる。例えば、電源電圧が、１２Ｖとか、５ｖの
ように、低い負荷回路に使用しても、保護回路の電圧降
下による影響は、たいへん小さいので、どんな回路にも
使用でき、そして、必要なところに、簡単に接続して使
用できる。For this reason, if this protection circuit is connected to the load circuit,
Since the voltage drop in the protection circuit is small, it can be used without substantially reducing the voltage applied to the load of the load circuit. For example, even if it is used in a load circuit with a low power supply voltage of 12V or 5V, the effect of the voltage drop in the protection circuit is very small, so it can be used in any circuit, and it can be used where necessary. Easy to connect and use.
また、使用する時の正常電流（定格電流）、遮断電流の
大きさが、ＰＡ（マイクロアンペー）単位からＡ（アン
ペー）単位までの広い範囲にわたって、保護回路を作る
ことができる。Further, it is possible to create a protection circuit in which the magnitude of normal current (rated current) and cut-off current during use ranges over a wide range from units of PA (micro ampere) to units of A (ampere).
交流回路には、この保護回路を２つ逆向きに直列に接続
して使用することができる。For AC circuits, two of these protection circuits can be connected in series in opposite directions.
Ｎ型、Ｐ型を逆にして、Ｐ型シリコン基板の上に、２つ
のＰ型デプレッション形電界効果半導体と、１つのＮ型
デプレッション形電界効果半導体を設けた半導体装置に
することもできる。It is also possible to reverse the N-type and P-type to create a semiconductor device in which two P-type depression field effect semiconductors and one N-type depression field effect semiconductor are provided on a P-type silicon substrate.
第■図、第２図、第３図は、本発明の接合形電界効果半
導体による過電流保護回路の例を示す回路図である。
第４図は、本発明の過電流保護回路の遮断特性を示す特
性図である。
第５図、第６図は、本発明の接合形電界効果半導体によ
る、第７図は、本発明のデプレッション形絶縁ゲート形
電界効果半導体と接合形電界効果半導体とによる過電流
保護回路をまとめた半導体装置を説明する断面図である
。FIG. 2, FIG. 2, and FIG. 3 are circuit diagrams showing examples of overcurrent protection circuits using the junction field effect semiconductor of the present invention. FIG. 4 is a characteristic diagram showing the interrupting characteristics of the overcurrent protection circuit of the present invention. 5 and 6 show an overcurrent protection circuit using the junction field effect semiconductor of the present invention, and FIG. 7 shows an overcurrent protection circuit using the depression type insulated gate field effect semiconductor and the junction field effect semiconductor of the present invention. FIG. 2 is a cross-sectional view illustrating a semiconductor device.
Claims (4)
界効果半導体のＰ型電界効果半導体（２）のソースとＮ
型電界効果半導体（１）のソースとを接続し、Ｐ型電界
効果半導体（２）のゲートを抵抗を通じてＮ型電界効果
半導体（１）のドレインに、Ｎ型電界効果半導体（１）
のゲートを抵抗を通じて、Ｐ型電界効果半導体（２）の
ドレインに接続し、Ｎ型電界効果半導体（３）のソース
をＮ型電界効果半導体（１）のドレインに、Ｎ型電界効
果半導体（３）のゲートを抵抗を通じてＰ型電界効果半
導体（２）のドレインに接続し、そして、過電流遮断特
性の連動性、遅延性を制御するためのコンデンサーを、
Ｎ型電界効果半導体（１）、あるいは、Ｐ型電界効果半
導体（２）の１方の、あるいは、両方のゲートに接続し
たことを特徴し、Ｎ型電界効果半導体（３）のドレイン
をプラス側、Ｐ型電界効果半導体（２）のドレインをマ
イナス側として、負荷に直列に接続することを特徴とす
るデプレッション形電界効果半導体による過電流保護回
路。(1) Depletion type (both junction type and insulated gate type) field effect semiconductor P-type field effect semiconductor (2) Source and N
The source of the N type field effect semiconductor (1) is connected to the source of the N type field effect semiconductor (1), the gate of the P type field effect semiconductor (2) is connected to the drain of the N type field effect semiconductor (1) through a resistor, and the gate of the P type field effect semiconductor (2) is connected to the drain of the N type field effect semiconductor (1).
The gate of the N-type field-effect semiconductor (3) is connected to the drain of the P-type field-effect semiconductor (2) through a resistor, the source of the N-type field-effect semiconductor (3) is connected to the drain of the N-type field-effect semiconductor (1), and the source of the N-type field-effect semiconductor (3) is connected to the drain of the N-type field-effect semiconductor (1). ) is connected to the drain of the P-type field effect semiconductor (2) through a resistor, and a capacitor for controlling the interlocking and delay characteristics of the overcurrent cutoff characteristic is connected to the drain of the P-type field effect semiconductor (2) through a resistor.
It is characterized in that it is connected to one or both gates of the N-type field-effect semiconductor (1) or the P-type field-effect semiconductor (2), and the drain of the N-type field-effect semiconductor (3) is connected to the positive side. An overcurrent protection circuit using a depletion type field effect semiconductor, characterized in that the drain of a P type field effect semiconductor (2) is connected in series to a load with the drain thereof being on the negative side.
置で、Ｎ（Ｎ＾−）型シリコン基板（８）の上に、Ｎ型
接合形電界効果半導体（１４）（１５）と、Ｐ型接合形
電界効果半導体（１３）と、可変容量ダイオードと抵抗
を設け、可変容量ダイオード領域（９）（１１）（１２
）の上にＰ型接合形電界効果半導体（１３）を設け、２
つのＮ型接合形電界効果半導体（１４）の間に、Ｐ＾＋
型シリコン領域（１０）をゲートとするＮ型接合形電界
効果半導体（１５）を設けたことを特徴とする過電流保
護半導体装置。(2) A semiconductor device that combines the overcurrent protection circuit of (1) above, which includes N-type junction field effect semiconductors (14) (15) on an N (N^-) type silicon substrate (8), A P-type junction field effect semiconductor (13), a variable capacitance diode and a resistor are provided, and variable capacitance diode regions (9) (11) (12) are provided.
), a P-type junction field effect semiconductor (13) is provided on top of the 2
Between the two N-type junction field effect semiconductors (14), P^+
1. An overcurrent protection semiconductor device comprising an N-type junction field effect semiconductor (15) having a gate of a type silicon region (10).
置で、Ｎ＾−型シリコン基板（１６）の上に、形成した
Ｐ＾＋（Ｐ）型シリコン層（１７）に、Ｎ型シリコン領
域（１８）を形成して、可変容量ダイオードとし、そし
て、このＮ型シリコン領域（１８）に、Ｐ型シリコン領
域を形成してＰ型接合形電界効果半導体（１９）を設け
る。また、Ｐ＾＋（Ｐ）型シリコン領域（１７）に設け
たＮ型接合形電界効果半導体（２０）のドレインから外
側へ少し離れた同じＮ型シリコン領域に、このＮ型シリ
コン領域より、少し不純物濃度の高いＮ型シリコン領域
（２１）を形成して、Ｎ型接合形電界効果半導体（２２
）のチャンネル部を設け、Ｐ＾＋（Ｐ）型シリコン領域
（１７）を、抵抗を通じてＰ型接合形電界効果半導体（
１９）のドレインに接続し、そして、Ｎ＾＋型シリコン
領域（２３）を形成して隣の素子と分離したことを特徴
とする過電流保護半導体装置。(3) A semiconductor device that combines the overcurrent protection circuits of (1) above, in which an N-type silicon layer (17) is formed on a N^- type silicon substrate (16). A silicon region (18) is formed to serve as a variable capacitance diode, and a P-type silicon region is formed in this N-type silicon region (18) to provide a P-type junction field effect semiconductor (19). In addition, in the same N-type silicon region a little distance outward from the drain of the N-type junction field effect semiconductor (20) provided in the P^+ (P)-type silicon region (17), there is a An N-type silicon region (21) with a high impurity concentration is formed to form an N-type junction field effect semiconductor (22).
) is provided, and the P^+(P) type silicon region (17) is connected to the P type junction field effect semiconductor (
An overcurrent protection semiconductor device characterized in that the overcurrent protection semiconductor device is connected to the drain of the device (19) and separated from the adjacent device by forming an N^+ type silicon region (23).
置で、Ｎ型シリコン基板（２４）の上にデプレッション
形のＮ型絶縁ゲート形電界効果半導体（２５）とデプレ
ッション形のＰ型絶縁ゲート形電界効果半導体（２７）
と、Ｎ型接合形電界効果半導体（２８）を設け、Ｎ型絶
縁ゲート形電界効果半導体（２５）のＰ型シリコン領域
をＰ＾＋型シリコン領域（２６）により抵抗を通じて、
Ｐ型絶縁ゲート形電界効果半導体（２７）のドレインに
接続し、そして、Ｎ型接合形電界効果半導体（２８）を
２つのＮ型絶縁ゲート形電界効果半導体（２５）の間に
設け、そして、コンデンサーと抵抗を設けたことを特徴
とする過電流保護半導体装置。(4) A semiconductor device that combines the overcurrent protection circuit of (1) above, with a depression-type N-type insulated gate field-effect semiconductor (25) and a depression-type P-type insulator on an N-type silicon substrate (24). Gate type field effect semiconductor (27)
and an N-type junction field effect semiconductor (28), and the P-type silicon region of the N-type insulated gate field-effect semiconductor (25) is connected to the P^+ type silicon region (26) through a resistor.
connected to the drain of the P-type insulated gate field-effect semiconductor (27), and an N-type junction field-effect semiconductor (28) is provided between the two N-type insulated gate field-effect semiconductors (25); An overcurrent protection semiconductor device characterized by having a capacitor and a resistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18345189A JPH07112045B2 (en) | 1989-07-14 | 1989-07-14 | Overcurrent protection circuit and semiconductor device |
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| JPH07112045B2 (en) | 1995-11-29 |
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