JPH0346824A - シグマ・デルタ・コンバータ - Google Patents
シグマ・デルタ・コンバータInfo
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- JPH0346824A JPH0346824A JP2182898A JP18289890A JPH0346824A JP H0346824 A JPH0346824 A JP H0346824A JP 2182898 A JP2182898 A JP 2182898A JP 18289890 A JP18289890 A JP 18289890A JP H0346824 A JPH0346824 A JP H0346824A
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- 230000007704 transition Effects 0.000 claims abstract description 20
- 230000000630 rising effect Effects 0.000 claims description 8
- 230000002238 attenuated effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 12
- 230000003111 delayed effect Effects 0.000 description 8
- 230000001934 delay Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000013139 quantization Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000013016 damping Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000011176 pooling Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M3/368—Continuously compensating for, or preventing, undesired influence of physical parameters of noise other than the quantisation noise already being shaped inherently by delta-sigma modulators
- H03M3/37—Compensation or reduction of delay or phase error
- H03M3/372—Jitter reduction
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M3/422—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
- H03M3/43—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a single bit one
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/436—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type
- H03M3/456—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a first order loop filter in the feedforward path
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
A、産業上の利用分野
本発明は、フィードバック・ループを有するコンバータ
に関し、具体的に、スイッチ要素の立」二り及び立下り
時間の不整合の影響を受けない伝達関数を宵する、減衰
機能を実行するためのシグマ・デルタ変調コンバータに
関するものである。
に関し、具体的に、スイッチ要素の立」二り及び立下り
時間の不整合の影響を受けない伝達関数を宵する、減衰
機能を実行するためのシグマ・デルタ変調コンバータに
関するものである。
B、従来の技術及びその課題
シグマ・デルタ変g(SDM)コンバータ(アナログ・
フィードバック・コーグともいう)は、最近、アナログ
・ディジタル(A/D)コンバータとディジタル・アナ
ログ(D/A)コンバータの両方の集積回路データ・コ
ンバータ用として普及の度を増している。こうしたコン
バータはICシステムにとって魅力があるが、それは、
一部には実施が容易な1ビツトA/Dコンバータを使用
することによる。
フィードバック・コーグともいう)は、最近、アナログ
・ディジタル(A/D)コンバータとディジタル・アナ
ログ(D/A)コンバータの両方の集積回路データ・コ
ンバータ用として普及の度を増している。こうしたコン
バータはICシステムにとって魅力があるが、それは、
一部には実施が容易な1ビツトA/Dコンバータを使用
することによる。
基本的なシグマ・デルタ変調は、以前から周知のもので
ある。第7図に示すように、シグマ・デルタ変調は、ブ
ロック100を使って、近似信号qをアナログ人力Xと
比較する、フィードバック・ループで構成されている。
ある。第7図に示すように、シグマ・デルタ変調は、ブ
ロック100を使って、近似信号qをアナログ人力Xと
比較する、フィードバック・ループで構成されている。
次に、前の比較(X−q)の結果がアナログ・フィルタ
H(s)110に供給される。SDMの次数は、H(s
)フィルタ110の次数によって決まる。1次SDMで
は、H(s)は、第7図に示すように、単に積分器であ
る。次に、ブロック100の出力がしきい値検出器12
0に提示される。各クロック期間の終りに、次のクロッ
ク期間のq値を制御するため、得られた積分値の符号が
評価される。qがとり得る値の範囲は、2つの異なる値
+Vと−V(一般にVlとV2)の組に限られる。■は
、符号化されるXの最大値の大きさに等しい。積分値が
正の場合は、+Vを使って積分値をOにするための負の
差値を生成する。積分値が負の場合は、−Vを使って積
分値を0にするための正の差値を生成する。
H(s)110に供給される。SDMの次数は、H(s
)フィルタ110の次数によって決まる。1次SDMで
は、H(s)は、第7図に示すように、単に積分器であ
る。次に、ブロック100の出力がしきい値検出器12
0に提示される。各クロック期間の終りに、次のクロッ
ク期間のq値を制御するため、得られた積分値の符号が
評価される。qがとり得る値の範囲は、2つの異なる値
+Vと−V(一般にVlとV2)の組に限られる。■は
、符号化されるXの最大値の大きさに等しい。積分値が
正の場合は、+Vを使って積分値をOにするための負の
差値を生成する。積分値が負の場合は、−Vを使って積
分値を0にするための正の差値を生成する。
フィードバック・ループで、qの平均値がXの平均値を
追跡し、その差から、コーディングによる小レベルの帯
域内量子化ノイズが発生する。後者の量子化ノイズは一
般に、ある種のオーバーサンプリング及びノイズ整形技
術により、高い周波数にシフトされる。このようにして
、1ビツトのA/Dコンバータにより、簡単なA/D遷
移が行なわれる。
追跡し、その差から、コーディングによる小レベルの帯
域内量子化ノイズが発生する。後者の量子化ノイズは一
般に、ある種のオーバーサンプリング及びノイズ整形技
術により、高い周波数にシフトされる。このようにして
、1ビツトのA/Dコンバータにより、簡単なA/D遷
移が行なわれる。
しかし、シグマ・デルタ・コンバータは、理想的でない
所があり、特に、1ビツトのA/Dコンバータの信号立
上り/立下りの非対称による制限がある。従来は、1ビ
ツトのA/Dコンバータは、フリップ・フロップを接続
した比較機構として実施されてきたが、第8b図に示す
ように、立上り時間(Tr)と立下り時間(Tf)の不
整合により、A/Dコンバータの伝達関数特性が非線形
になる。第8a図に示すような理想的な伝達関数特性が
完全に線形であるのに対して、実際の伝達関数特性は、
Tf/Tr比が1より大きいかまたは1より小さいかに
応じて理想的な伝達関数特性曲線の上または下にくる傾
向がある。J、D、イベラード(J、E、Everar
d)の論文「単一チャネル20閉コーダ(A Sing
le−channel PCM Coder) J、I
E E E Journal of 5olid−s
tate Circuits1Vol、5c−14、N
o、1.1979年2月、1)1)、145〜146は
、任意の近似信号立上り/立下り非対称及びその結果生
じる非線形性、A/D及びD/A伝達関数特性に導入さ
れる高いS/N比の関係を明らかにしている。上記の論
文は、正確なまたはソートされた電子部品を用いて、立
上り/立下りの遅延と立上り時間及び立下り時間を整合
させることにより、伝達関数特性の線形性を改善するこ
とを示唆している。このような要件は、製造コストが高
くなる傾向がある。
所があり、特に、1ビツトのA/Dコンバータの信号立
上り/立下りの非対称による制限がある。従来は、1ビ
ツトのA/Dコンバータは、フリップ・フロップを接続
した比較機構として実施されてきたが、第8b図に示す
ように、立上り時間(Tr)と立下り時間(Tf)の不
整合により、A/Dコンバータの伝達関数特性が非線形
になる。第8a図に示すような理想的な伝達関数特性が
完全に線形であるのに対して、実際の伝達関数特性は、
Tf/Tr比が1より大きいかまたは1より小さいかに
応じて理想的な伝達関数特性曲線の上または下にくる傾
向がある。J、D、イベラード(J、E、Everar
d)の論文「単一チャネル20閉コーダ(A Sing
le−channel PCM Coder) J、I
E E E Journal of 5olid−s
tate Circuits1Vol、5c−14、N
o、1.1979年2月、1)1)、145〜146は
、任意の近似信号立上り/立下り非対称及びその結果生
じる非線形性、A/D及びD/A伝達関数特性に導入さ
れる高いS/N比の関係を明らかにしている。上記の論
文は、正確なまたはソートされた電子部品を用いて、立
上り/立下りの遅延と立上り時間及び立下り時間を整合
させることにより、伝達関数特性の線形性を改善するこ
とを示唆している。このような要件は、製造コストが高
くなる傾向がある。
さらに、シグマ・デルタ・コンバータは、信号処理装置
で減衰器とともに使用することが多いため、減衰機能も
実行でき、変換機能と減衰機能があいまって、正確さと
線形性を存し、使用する電子部品の精度の影響を受けな
い高レベルの性能をもたらす、線形性のシグマ・デルタ
・コンバータが求められている。
で減衰器とともに使用することが多いため、減衰機能も
実行でき、変換機能と減衰機能があいまって、正確さと
線形性を存し、使用する電子部品の精度の影響を受けな
い高レベルの性能をもたらす、線形性のシグマ・デルタ
・コンバータが求められている。
C0課題を解決するための手段
本発明の目的は、立上り時間と立下り時間の非対称の影
響及びスイッチ素子の遅延の影響を受けない、簡単で低
価格のシグマ・デルタ変調コンノ〈−タを提供すること
にある。
響及びスイッチ素子の遅延の影響を受けない、簡単で低
価格のシグマ・デルタ変調コンノ〈−タを提供すること
にある。
本発明の目的には、線形の伝達関数と正確な減衰機能を
有するシグマ・デルタ・コンノ(−タラ提供することも
含まれる。
有するシグマ・デルタ・コンノ(−タラ提供することも
含まれる。
本発明の目的には、減衰機能の正確さが部品の精度の影
響を受けない、簡単なシグマ・デルタ・コンバータを提
供することも含まれる。
響を受けない、簡単なシグマ・デルタ・コンバータを提
供することも含まれる。
本発明の目的には、フィードバック・ループを有するシ
グマ・デルタ・コンバータのS/N比を改善するための
装置を提供することも含まれる。
グマ・デルタ・コンバータのS/N比を改善するための
装置を提供することも含まれる。
本発明の諸口的は、アナログ入力値に対応する一連のシ
グマ・デルタ・コード・パルスを発生するための、所定
の遷移を有する第1のクロックによって制御されるスイ
ッチ素子を含む本発明によるシグマ・デルタ・コンバー
タにより、達成される。このシグマ・デルタ・コンバー
タは、第1のクロックと同一の周波数で、立下りとそれ
から所定の時間(d2)後に続く立上りとを有する第2
のクロックを発生する手段を含む。スイッチ素子を制御
する第1のクロックの所定の遷移は、上記の所定の期間
に発生する。また、シグマ・デルタ・コード・パルス列
と、上記の第2のクロックによって制御され、上記のス
イッチ素子の立上り時間と立下り時間の不整合の影響を
受けない一連のシグマ・デルタ・パルスを発生し、それ
によってコンバータの線形性とS/N比を改善する手段
も含まれる。上記の期間の制御により、シグマ・デルタ
・コンバータに供給されたとき、アナログ入力値を表す
が、それに比べて減衰されたアナログ出力値を与えるパ
ルス列が生成されるように、パルスのエネルギーを変化
させることができる。
グマ・デルタ・コード・パルスを発生するための、所定
の遷移を有する第1のクロックによって制御されるスイ
ッチ素子を含む本発明によるシグマ・デルタ・コンバー
タにより、達成される。このシグマ・デルタ・コンバー
タは、第1のクロックと同一の周波数で、立下りとそれ
から所定の時間(d2)後に続く立上りとを有する第2
のクロックを発生する手段を含む。スイッチ素子を制御
する第1のクロックの所定の遷移は、上記の所定の期間
に発生する。また、シグマ・デルタ・コード・パルス列
と、上記の第2のクロックによって制御され、上記のス
イッチ素子の立上り時間と立下り時間の不整合の影響を
受けない一連のシグマ・デルタ・パルスを発生し、それ
によってコンバータの線形性とS/N比を改善する手段
も含まれる。上記の期間の制御により、シグマ・デルタ
・コンバータに供給されたとき、アナログ入力値を表す
が、それに比べて減衰されたアナログ出力値を与えるパ
ルス列が生成されるように、パルスのエネルギーを変化
させることができる。
D、実施例
前述のように、第7図はシグマ・デルタ変調の広範な原
理を示すブロック図である。
理を示すブロック図である。
第8a図及び第8b図はそれぞれ、立上り時間と立下り
時間の不整合によって生じる変換の非線形伝達関数特性
曲線と、このような不整合を宵するシグマ・デルタ・パ
ルスのタイミング図を示す。
時間の不整合によって生じる変換の非線形伝達関数特性
曲線と、このような不整合を宵するシグマ・デルタ・パ
ルスのタイミング図を示す。
第1図は、減衰レベルが0db1E3db及び12dB
の、本発明のシグマ・デルタ・コンバータの好ましい実
施例を示す図である。上述のように、このシグマ・デル
タ・コンバータは、フィルタ314を有し、この場合は
、加算回路320の出力に接続された積分器である。加
算回路320は、線321上の遷移すべき入力値と、D
ラッチ313の反転出力に現れるシグマ・デルタ・コー
ドとの加算を行なう。入力値は、たとえばPCMの場合
は、アナログまたはディジタルである。Dラッチ313
の入力は、積分器314の出力に接続されている。
の、本発明のシグマ・デルタ・コンバータの好ましい実
施例を示す図である。上述のように、このシグマ・デル
タ・コンバータは、フィルタ314を有し、この場合は
、加算回路320の出力に接続された積分器である。加
算回路320は、線321上の遷移すべき入力値と、D
ラッチ313の反転出力に現れるシグマ・デルタ・コー
ドとの加算を行なう。入力値は、たとえばPCMの場合
は、アナログまたはディジタルである。Dラッチ313
の入力は、積分器314の出力に接続されている。
線301は、周波数がシグマ・デルタ・パルス列の周波
数の4倍のFckクロックを搬送し、2段リング・カウ
ンタ回路302及び4分割回路315に接続されている
。リング・カウンタ302は、2つのQl、Q22倍を
発生し、これらの信号は復号回路303によって復号さ
れて線330.340上に2つ1組の信号を発生する。
数の4倍のFckクロックを搬送し、2段リング・カウ
ンタ回路302及び4分割回路315に接続されている
。リング・カウンタ302は、2つのQl、Q22倍を
発生し、これらの信号は復号回路303によって復号さ
れて線330.340上に2つ1組の信号を発生する。
線、330は、NORゲート360の第1の入力に接続
されている。NORゲート360の第2の入力は線36
1に接続され、その出力は、NORゲート304の第1
の入力に接続されている。同様に、線340は、NOR
ゲート370の第1の入力に接続されている。NORゲ
ート370の第2の入力は線362に接続され、その出
力は、NORゲート304の第2の入力に接続されてい
る。NORゲート+304の出力は、線317を介して
ANDゲート305の第1の入力に接続されている。
されている。NORゲート360の第2の入力は線36
1に接続され、その出力は、NORゲート304の第1
の入力に接続されている。同様に、線340は、NOR
ゲート370の第1の入力に接続されている。NORゲ
ート370の第2の入力は線362に接続され、その出
力は、NORゲート304の第2の入力に接続されてい
る。NORゲート+304の出力は、線317を介して
ANDゲート305の第1の入力に接続されている。
4分割回路315の出力は、OR回路306の第1の入
力、インバータ311の入力、及び第1の遅延回路31
2の入力に接続されており、遅延回路312は、時定数
d1を有する。インバータ回路311の出力は、d2の
期間信号を遅延させる第2の遅延回路310の入力に接
続されている。
力、インバータ311の入力、及び第1の遅延回路31
2の入力に接続されており、遅延回路312は、時定数
d1を有する。インバータ回路311の出力は、d2の
期間信号を遅延させる第2の遅延回路310の入力に接
続されている。
遅延回路310及び312はそれぞれ、一連の論理ゲー
トによって実施され、所望の遅延値を与える。d2の値
はdlより大きくなければならない。
トによって実施され、所望の遅延値を与える。d2の値
はdlより大きくなければならない。
本発明の好ましい実施例では、d2は、2Xdlに等し
くなるように選択されている。
くなるように選択されている。
ORゲート30Gの出力信号を搬送する線316は、A
NDゲート305の第2の入力に接続されており、AN
Dゲー)305その第3の入力は、初期シグマ・デルタ
・コードを搬送するDラッチ3」3の出力線318に接
続されている。
NDゲート305の第2の入力に接続されており、AN
Dゲー)305その第3の入力は、初期シグマ・デルタ
・コードを搬送するDラッチ3」3の出力線318に接
続されている。
ANDゲート305の出力線319は、Dラッチの出力
線318からくる、処理済みのシグマ・デルタ・コード
を搬送する。この処理済み信号は、通常のシグマ・デル
タ信号として使用され、特に、低域フィルタ等のシグマ
・デルタ・デコーダの入力に供給されると、加算器32
0の入力に現れるアナログ値に対応するアナログ出力値
を与える。
線318からくる、処理済みのシグマ・デルタ・コード
を搬送する。この処理済み信号は、通常のシグマ・デル
タ信号として使用され、特に、低域フィルタ等のシグマ
・デルタ・デコーダの入力に供給されると、加算器32
0の入力に現れるアナログ値に対応するアナログ出力値
を与える。
本発明により、線318上の初期シグマ・デルタ信号に
対して処理が行なわれ、特に、以下に説明するような線
形性の補償が行なわれるため、低域フィルタの出力に発
生するアナログ値は、実際に線形性に関しては、加算回
路320の入力に現れる元のアナログ値ときわめて近似
している。さらに、シグマ・デルタ・デコーダ(図示せ
ず)の出力に現れるアナログ信号にもたらされる減衰が
、構成部品の精度を考慮せずに正確に決定される。
対して処理が行なわれ、特に、以下に説明するような線
形性の補償が行なわれるため、低域フィルタの出力に発
生するアナログ値は、実際に線形性に関しては、加算回
路320の入力に現れる元のアナログ値ときわめて近似
している。さらに、シグマ・デルタ・デコーダ(図示せ
ず)の出力に現れるアナログ信号にもたらされる減衰が
、構成部品の精度を考慮せずに正確に決定される。
本発明のシグマ・デルタ・コンバータの動作を、線32
1上のアナログ入力値の減衰の必要がない場合について
、最も重要な信号のタイミング図を示す第2図を参照し
て、以下に詳細に説明する。
1上のアナログ入力値の減衰の必要がない場合について
、最も重要な信号のタイミング図を示す第2図を参照し
て、以下に詳細に説明する。
上述のように、線301上のクロックF c kの周波
数は、線318上のシグマ・デルタ・パルス列の周波数
の4倍である。こうする必要があるのは、所望の0.5
または0.25の減衰レベル、すなわち8dB及び12
dBに近い値を得るためである。下記に示すように、線
301上のクロックFckの周波数を高くすると、減衰
レベルが高くなる。次に、線307上のクロックが線3
18上のシグマ・デルタ・パルス列と同じ周波数になる
ように、線301上のクロックFckが、4分割回路で
4分される。線307上の信号は、インバータ311に
よって反転され、遅延回路310によって遅延された後
、線350によってORゲート306に供給される。線
307及び線350上の信号は、線309が高レベルの
とき、ORゲート306の出力で、線307上の信号と
周波数は同じであるが、デューティ・サイクルは遅延回
路310の時定数d2の値に応じて変わる、線316上
の信号を与える。線316上の信号を、第2図に詳細に
示す。第2図では、明確に示すために、d2の値は極端
に拡大しである。実際には、d2は線307上の信号の
クロック周波数に比べて極めて弱い。また、線307上
の信号は、遅延回路312によってdlの量だけ遅延さ
れており、遅延回路312の出力は、線318上のシグ
マ・デルタ・コードをDラッチ313の反転出力に与え
るため、Dラッチ313をクロックするのに使用される
。上述のように、゛線316上の信号が低レベルのとき
、Dラッチ313がクロックされるように、dlの値は
d2の値より小さく選択される。
数は、線318上のシグマ・デルタ・パルス列の周波数
の4倍である。こうする必要があるのは、所望の0.5
または0.25の減衰レベル、すなわち8dB及び12
dBに近い値を得るためである。下記に示すように、線
301上のクロックFckの周波数を高くすると、減衰
レベルが高くなる。次に、線307上のクロックが線3
18上のシグマ・デルタ・パルス列と同じ周波数になる
ように、線301上のクロックFckが、4分割回路で
4分される。線307上の信号は、インバータ311に
よって反転され、遅延回路310によって遅延された後
、線350によってORゲート306に供給される。線
307及び線350上の信号は、線309が高レベルの
とき、ORゲート306の出力で、線307上の信号と
周波数は同じであるが、デューティ・サイクルは遅延回
路310の時定数d2の値に応じて変わる、線316上
の信号を与える。線316上の信号を、第2図に詳細に
示す。第2図では、明確に示すために、d2の値は極端
に拡大しである。実際には、d2は線307上の信号の
クロック周波数に比べて極めて弱い。また、線307上
の信号は、遅延回路312によってdlの量だけ遅延さ
れており、遅延回路312の出力は、線318上のシグ
マ・デルタ・コードをDラッチ313の反転出力に与え
るため、Dラッチ313をクロックするのに使用される
。上述のように、゛線316上の信号が低レベルのとき
、Dラッチ313がクロックされるように、dlの値は
d2の値より小さく選択される。
通常はdlの値はd2の値の半分である。この場合、線
321上のアナログ入力値の減衰は必要ないため、制御
線361.382が高レベルであることにより、線31
7上の信号は高レベルに保たれる。したがって、線31
9上に現れる信号は、第2図に示すように、316上の
信号と318上の信号の論理ANDに対応する。Dラッ
チ313のクロッキングは、316信号が低レベルの期
間(通常は期間の真中)に行なわれるので、線319上
の信号は、シグマ・デルタ・コードの各°°1”の始め
にd2の小さいギャップを有する、シグマ・デルタ・コ
ード信号である。詳細には、線318上で立上り(0″
から°“1“°への遷移)が発生したとき、出力線31
9上の遷移は、線316上に対応する立上りが現れるま
で遅延される。
321上のアナログ入力値の減衰は必要ないため、制御
線361.382が高レベルであることにより、線31
7上の信号は高レベルに保たれる。したがって、線31
9上に現れる信号は、第2図に示すように、316上の
信号と318上の信号の論理ANDに対応する。Dラッ
チ313のクロッキングは、316信号が低レベルの期
間(通常は期間の真中)に行なわれるので、線319上
の信号は、シグマ・デルタ・コードの各°°1”の始め
にd2の小さいギャップを有する、シグマ・デルタ・コ
ード信号である。詳細には、線318上で立上り(0″
から°“1“°への遷移)が発生したとき、出力線31
9上の遷移は、線316上に対応する立上りが現れるま
で遅延される。
線318上に立下りが発生したときは、線316上の信
号の最後の立下り以後、319はすでに低レベルにセッ
トされている。したがって、線319上の信号は、シグ
マ・デルタ・コードの1″の始めに小さいギャップを有
する、シグマ・デルタ・コード・パルス列のように見え
る。「ギャップの深さ」は、線30°7上のクロックの
周波数に比べてきわめて浅いため、もっと詳しく言うと
、d2は信号307の周波数に比べて極めて小さいため
、シグマ・デルタ・デコーダ(図示せず)のアナログ出
力で行なわれる減衰に対するその影響は、無視できると
考えられる。しかし、線形性とS/N比に関しては、こ
の「ギャップ」の効果はかなり大きい。
号の最後の立下り以後、319はすでに低レベルにセッ
トされている。したがって、線319上の信号は、シグ
マ・デルタ・コードの1″の始めに小さいギャップを有
する、シグマ・デルタ・コード・パルス列のように見え
る。「ギャップの深さ」は、線30°7上のクロックの
周波数に比べてきわめて浅いため、もっと詳しく言うと
、d2は信号307の周波数に比べて極めて小さいため
、シグマ・デルタ・デコーダ(図示せず)のアナログ出
力で行なわれる減衰に対するその影響は、無視できると
考えられる。しかし、線形性とS/N比に関しては、こ
の「ギャップ」の効果はかなり大きい。
上述のように、立上り時間と立下り時間が非対称であっ
ても、ひずみ及び追加ノイズをもたらさない。立下りと
それからd2の期間後に続く立上りが、特に線318上
に現れるシグマ・デルタ・コードに含まれる各nlnの
始めに、ORゲート306によって発生されるため、立
上り時間と立下り時間の不整合が補償され、そのためオ
フセットが生じるが、非線形性が、したがってノイズが
減少する。事実、従来のシグマ・デルタ・コンバータで
は、分離した1(またはO)の重みは、一連の1(また
はO)に埋めこまれた1(または0)の重みとは異なる
。第1の例では、その理論的重みは、理論的ビット期間
に対する立上り/立下り時8間の不整合の量だけ増加ま
たは減少する。第2の例では、遷移は起こらず、したが
って、立上り/立下り時間の不整合がないため、これが
理論的重みとなる。
ても、ひずみ及び追加ノイズをもたらさない。立下りと
それからd2の期間後に続く立上りが、特に線318上
に現れるシグマ・デルタ・コードに含まれる各nlnの
始めに、ORゲート306によって発生されるため、立
上り時間と立下り時間の不整合が補償され、そのためオ
フセットが生じるが、非線形性が、したがってノイズが
減少する。事実、従来のシグマ・デルタ・コンバータで
は、分離した1(またはO)の重みは、一連の1(また
はO)に埋めこまれた1(または0)の重みとは異なる
。第1の例では、その理論的重みは、理論的ビット期間
に対する立上り/立下り時8間の不整合の量だけ増加ま
たは減少する。第2の例では、遷移は起こらず、したが
って、立上り/立下り時間の不整合がないため、これが
理論的重みとなる。
このように、立上り/立下り時間の不整合によって導入
されるエラーは遷移の密度に比例し、コード化すべき信
号が最大または最小入力値のとき0になる。この遷移密
度は、範囲の中間で最大になり、第8図に示すように、
そこで最大のエラーをもたらす。本発明のシグマ・デル
タ・コンバータでは、各°°1″が、2つの遷移と関連
づけられ、立上り/立下り時間の不整合によるエラーは
一定で、入力信号とは無関係となる。
されるエラーは遷移の密度に比例し、コード化すべき信
号が最大または最小入力値のとき0になる。この遷移密
度は、範囲の中間で最大になり、第8図に示すように、
そこで最大のエラーをもたらす。本発明のシグマ・デル
タ・コンバータでは、各°°1″が、2つの遷移と関連
づけられ、立上り/立下り時間の不整合によるエラーは
一定で、入力信号とは無関係となる。
一般に、現在市販されている74HC74タイプのラッ
チの非対称性は約2.5ナノ秒であり、したがって、′
その時間とクロック信号307の持続時間の比は約0.
0022である。このようなシグマ・デルタ・コンバー
タは減衰器とともに使用されることが多いため、整合さ
れた構成部品を使用せずに、このような精度を与える減
衰回路を形成することが極めて望ましい。正確な減衰は
、本発明(7)シグマ・デルタ・コンバータでは、上記
のギャップの幅、すなわち、上記の「ギャップ」を生成
する立下り及び立上りの瞬間を分離する期間を制御する
NORゲート304によって行なう。
チの非対称性は約2.5ナノ秒であり、したがって、′
その時間とクロック信号307の持続時間の比は約0.
0022である。このようなシグマ・デルタ・コンバー
タは減衰器とともに使用されることが多いため、整合さ
れた構成部品を使用せずに、このような精度を与える減
衰回路を形成することが極めて望ましい。正確な減衰は
、本発明(7)シグマ・デルタ・コンバータでは、上記
のギャップの幅、すなわち、上記の「ギャップ」を生成
する立下り及び立上りの瞬間を分離する期間を制御する
NORゲート304によって行なう。
様々な減衰レベルをもたらす本発明のシグマ・デルタ・
コンバータの動作例を第3図、第4図及び第1図に示す
。
コンバータの動作例を第3図、第4図及び第1図に示す
。
前と同様に、線301上のFckクロ・ツクの周波数は
、線307上の信号クロックの周波数の4倍である。F
ckクロックは、遅延した4分Q1、Q22倍を発生す
る「ジョンソン・リング・カウンタ」型の2段リング・
カウンタに送られる。Ql、Q22倍の対応する形状を
第3図に示す。次に、Ql、Q22倍が、復号論理回路
303に供給される。この回路の目的は、線307上の
クロ、ツク信号と同じ周波数で、これに同期するが、適
当な減衰をもたらす所定のデューティ・サイクルを宵す
る信号を発生することである。復号回路303は、第3
図に示すように、線330及び線340上で、それぞれ
デューティ・サイクルが1/2及び1/4の第1及び第
2の信号を発生させる。
、線307上の信号クロックの周波数の4倍である。F
ckクロックは、遅延した4分Q1、Q22倍を発生す
る「ジョンソン・リング・カウンタ」型の2段リング・
カウンタに送られる。Ql、Q22倍の対応する形状を
第3図に示す。次に、Ql、Q22倍が、復号論理回路
303に供給される。この回路の目的は、線307上の
クロ、ツク信号と同じ周波数で、これに同期するが、適
当な減衰をもたらす所定のデューティ・サイクルを宵す
る信号を発生することである。復号回路303は、第3
図に示すように、線330及び線340上で、それぞれ
デューティ・サイクルが1/2及び1/4の第1及び第
2の信号を発生させる。
これら゛の信号とQl、Q22倍との関係は、下記のプ
ール式で表される。
ール式で表される。
線330上の信号 = Q2
線340上の信号 = (反転Ql)・Q20.5の減
衰レベル(8dBの減衰)が必要な場合は、制御線36
1を低レベルにセットし、制御線362を高レベルにセ
ットする。したがって、線330上の信号は、NORゲ
ート360及び304を介して線317に送られ、AN
Dゲート305で線318上のシグマ・デルタ・コード
と混合される。第3図に示すように、線319上で得ら
れる信号はシグマ・デルタ・コード信号で、コード°°
1″に対応するパルスのエネルギーは、線318上のコ
ード7′1“°に対応する/−eルスのエネルギーのち
ょうど半分である。したがって、信号319は、低域フ
ィルタ等のシグマ・デルタ・デコーダに送られる。この
デコーダの出力は、線321上にアナログ入力値のちょ
うど半分のアナログ出力値を発生する。したがって、6
dBに近い減衰レベルが得られる。
衰レベル(8dBの減衰)が必要な場合は、制御線36
1を低レベルにセットし、制御線362を高レベルにセ
ットする。したがって、線330上の信号は、NORゲ
ート360及び304を介して線317に送られ、AN
Dゲート305で線318上のシグマ・デルタ・コード
と混合される。第3図に示すように、線319上で得ら
れる信号はシグマ・デルタ・コード信号で、コード°°
1″に対応するパルスのエネルギーは、線318上のコ
ード7′1“°に対応する/−eルスのエネルギーのち
ょうど半分である。したがって、信号319は、低域フ
ィルタ等のシグマ・デルタ・デコーダに送られる。この
デコーダの出力は、線321上にアナログ入力値のちょ
うど半分のアナログ出力値を発生する。したがって、6
dBに近い減衰レベルが得られる。
しかし、0.25の減衰レベル(12dBの減衰)が必
要な場合は、制御線362を低レベルにセットし、制御
線361を高レベルにセットする。
要な場合は、制御線362を低レベルにセットし、制御
線361を高レベルにセットする。
したがって、線340上の信号は、NORゲート370
及び304を介して線317に送られ、ANDゲート3
05で線318上のシグマ・デルタ・コードと混合され
る。第4図に示すように、線319上で得られる信号は
シグマ・デルタ・コード信号で、コード″1″に対応す
るパルスのエネルギーは、線318上のコード″1“°
に対応するパルスのエネルギーのちょうど25%である
。したがって、信号319は、低域フィルタ等のシグマ
・デルタ・デコーダに送られる。このデータの出力は、
線321上にアナログ入力値のちょうど25%のアナロ
グ出力値を発生する。したがって、この場合は12dB
に近い減衰レベルが得られる。
及び304を介して線317に送られ、ANDゲート3
05で線318上のシグマ・デルタ・コードと混合され
る。第4図に示すように、線319上で得られる信号は
シグマ・デルタ・コード信号で、コード″1″に対応す
るパルスのエネルギーは、線318上のコード″1“°
に対応するパルスのエネルギーのちょうど25%である
。したがって、信号319は、低域フィルタ等のシグマ
・デルタ・デコーダに送られる。このデータの出力は、
線321上にアナログ入力値のちょうど25%のアナロ
グ出力値を発生する。したがって、この場合は12dB
に近い減衰レベルが得られる。
復号回路303はまた、Q1+Q2に(プール代数に関
して)等しく、3/4のデューティ・サイクルを有する
第3の出力信号(図示せず)を発生する。この第3の信
号を上記と同様に、混合すると、9dBに近い減衰レベ
ルが得られる。
して)等しく、3/4のデューティ・サイクルを有する
第3の出力信号(図示せず)を発生する。この第3の信
号を上記と同様に、混合すると、9dBに近い減衰レベ
ルが得られる。
第5図は、本発明の第2の実施例を示す図で、さらに別
の減衰レベル、具体的には1/8.1/4、及び1/2
(減衰値18.12、及び8dB)を与えるものである
。
の減衰レベル、具体的には1/8.1/4、及び1/2
(減衰値18.12、及び8dB)を与えるものである
。
上記の例と同様に、シグマ・デルタ・コンバータは、加
算回路920の出力に接続された積分器914を有する
。加算回路920は、線921上の変換すべきアナログ
値と、Dラッチ913の反転出力に現れるシグマ・デル
タ・コードとの加算を行なう。Dラッチ913の入力は
積分器914の出力に接続されている。
算回路920の出力に接続された積分器914を有する
。加算回路920は、線921上の変換すべきアナログ
値と、Dラッチ913の反転出力に現れるシグマ・デル
タ・コードとの加算を行なう。Dラッチ913の入力は
積分器914の出力に接続されている。
線901は、シグマ・デルタ・パルス列の周波数の8倍
の周波数を有するFckクロックを搬送するもので、遅
延されたQl、Q2、Q3、及びQ44倍を発生する4
段リング・カウンタ回路902、ならびに8分割回路9
14に接続されている。復号回路303は、線930.
935.940、及び945上にQl、Q2、Q3、及
びQ44倍から4つ1組の信号を発生させる。線930
は、NORゲー)980の第1の入力に接続されている
。NORゲート960の第2の入力は線961に接続さ
れ、その出力はNORゲート904の第1の入力に接続
されている。同様に、線935は、NORゲート970
の第1の入力に接続されているが、NORゲート970
の第2の入力は線971に接続され、その出力はNOR
ゲート904の第2の入力に接続されている。
の周波数を有するFckクロックを搬送するもので、遅
延されたQl、Q2、Q3、及びQ44倍を発生する4
段リング・カウンタ回路902、ならびに8分割回路9
14に接続されている。復号回路303は、線930.
935.940、及び945上にQl、Q2、Q3、及
びQ44倍から4つ1組の信号を発生させる。線930
は、NORゲー)980の第1の入力に接続されている
。NORゲート960の第2の入力は線961に接続さ
れ、その出力はNORゲート904の第1の入力に接続
されている。同様に、線935は、NORゲート970
の第1の入力に接続されているが、NORゲート970
の第2の入力は線971に接続され、その出力はNOR
ゲート904の第2の入力に接続されている。
線940は、NORゲート980の第1の入力に接続さ
れている。NORゲート980の第2の入力は線981
に接続され、その出力はNORゲート904の第3の入
力に接続されている。最後に、線945は、NORゲー
ト990の第1の入力に接続されている。NORゲート
990の第2の入力は線991に接続され、その出力は
NORゲート904の第4の入力に接続されている。
れている。NORゲート980の第2の入力は線981
に接続され、その出力はNORゲート904の第3の入
力に接続されている。最後に、線945は、NORゲー
ト990の第1の入力に接続されている。NORゲート
990の第2の入力は線991に接続され、その出力は
NORゲート904の第4の入力に接続されている。
NORゲート904の出力は、ANDゲート905の第
1の入力に接続されている。
1の入力に接続されている。
8分割回路915の出力は、ORゲート906の第1の
入力、インバータ911の入力、及び第1の遅延回路9
12の入力に接続されている。遅延回路912は、時定
数がdlである。インバータ911の出力は、信号をd
2の期間遅延させる、第2の遅延回路910の入力に接
続されている。
入力、インバータ911の入力、及び第1の遅延回路9
12の入力に接続されている。遅延回路912は、時定
数がdlである。インバータ911の出力は、信号をd
2の期間遅延させる、第2の遅延回路910の入力に接
続されている。
上記の実施例と同様に、d2の値は、dlより大きく、
たとえばd2=2xdlでなければならない。
たとえばd2=2xdlでなければならない。
線91θは、ORアゲ−908の出力信号を搬送するも
ので、ANDゲー)905の第2の入力に接続され、A
NDゲート905の第3の入力は、初期シグマ・デルタ
・コードを搬送するDラッチ913の出力線918に接
続されている。
ので、ANDゲー)905の第2の入力に接続され、A
NDゲート905の第3の入力は、初期シグマ・デルタ
・コードを搬送するDラッチ913の出力線918に接
続されている。
ANDゲート905の出力線919は、Dラッチ913
の出力線918からくる、処理済みのシグマ・デルタ・
コードを搬送する。この処理済み信号は、通常のシグマ
・デルタ信号として使用され、具体的には、低域フィル
タ等のシグマ・デルタ・デコーダの入力に供給されたと
き、加算機構920の入力に現れるアナログ値に対応す
るアナログ出力値を与える。
の出力線918からくる、処理済みのシグマ・デルタ・
コードを搬送する。この処理済み信号は、通常のシグマ
・デルタ信号として使用され、具体的には、低域フィル
タ等のシグマ・デルタ・デコーダの入力に供給されたと
き、加算機構920の入力に現れるアナログ値に対応す
るアナログ出力値を与える。
この第2の実施例の動作を、最も重要な信号のタイミン
グ図である第6図を参照して説明する。
グ図である第6図を参照して説明する。
減衰の必要がない場合、線917上の信号を高レベルに
保つために、制御信号961.971.981.991
を高レベルにセットする。線907上のクロックが線9
18上のシグマ・デルタ・コード・パルス列と同じ周波
数になるように、線901上のクロックFckは、8分
割回路で8分される。線907上の信号は、インバータ
911によって反転され、遅延回路910によって遅延
された後、線950によってORゲート906に供給さ
れる。線907及び線950上の信号は、線909が高
レベルのとき、ORゲート906の出力で、線907上
の信号と周波数は同じであるが、デューティ・サイクル
は遅延回路910の時定数d2の値に応じて変わる、線
916上の信号を与える。線916上の信号を、第6図
に示す。
保つために、制御信号961.971.981.991
を高レベルにセットする。線907上のクロックが線9
18上のシグマ・デルタ・コード・パルス列と同じ周波
数になるように、線901上のクロックFckは、8分
割回路で8分される。線907上の信号は、インバータ
911によって反転され、遅延回路910によって遅延
された後、線950によってORゲート906に供給さ
れる。線907及び線950上の信号は、線909が高
レベルのとき、ORゲート906の出力で、線907上
の信号と周波数は同じであるが、デューティ・サイクル
は遅延回路910の時定数d2の値に応じて変わる、線
916上の信号を与える。線916上の信号を、第6図
に示す。
上記の実施例と同様に、明確に示すために、d2の値は
極端に拡大しである。また線907上の信号は、遅延回
路912によってdlの量だけ遅延されており、遅延回
路912の出力は、線918上のシグマ・デルタ・コー
ドをDラッチ918の反転出力に与えるため、Dラッチ
913をクロックするのに使用される。上述のように、
線916上の信号が低レベルのとき、Dラッチ913が
クロックされるように、dlの値はd2の値より小さく
選択される。通常は、dlの値はd2の値の半分である
。この場合、線921上のアナログ入力値の減衰は必要
ないため、制御線961.97L 981.991が高
レベルであることにより、線917上の信号は高レベル
に保たれる。したがって、線919上に現れる信号は、
第6図に示すように、916上の信号と918上の信号
の論理ANDに対応する。Dラッチ913のクロッキン
グは、916信号が低レベルの間(通常は期間の真中)
に行なわれるので、線919上の信号は、シグマ・デル
タ・コードの各″1″の始めにd2の小さいギャップを
有する、シグマ・デルタ・コード信号であり、これによ
りシグマ・デルタ・デコーダの伝達関数のS/N比及び
線形性がかなり改善される。
極端に拡大しである。また線907上の信号は、遅延回
路912によってdlの量だけ遅延されており、遅延回
路912の出力は、線918上のシグマ・デルタ・コー
ドをDラッチ918の反転出力に与えるため、Dラッチ
913をクロックするのに使用される。上述のように、
線916上の信号が低レベルのとき、Dラッチ913が
クロックされるように、dlの値はd2の値より小さく
選択される。通常は、dlの値はd2の値の半分である
。この場合、線921上のアナログ入力値の減衰は必要
ないため、制御線961.97L 981.991が高
レベルであることにより、線917上の信号は高レベル
に保たれる。したがって、線919上に現れる信号は、
第6図に示すように、916上の信号と918上の信号
の論理ANDに対応する。Dラッチ913のクロッキン
グは、916信号が低レベルの間(通常は期間の真中)
に行なわれるので、線919上の信号は、シグマ・デル
タ・コードの各″1″の始めにd2の小さいギャップを
有する、シグマ・デルタ・コード信号であり、これによ
りシグマ・デルタ・デコーダの伝達関数のS/N比及び
線形性がかなり改善される。
異なる減衰レベル、特に1/2.1/4.1/8及び1
/16の減衰レベルを与える本発明のシグマ・デルタ・
コンバータを、第6図を参照して説明する。
/16の減衰レベルを与える本発明のシグマ・デルタ・
コンバータを、第6図を参照して説明する。
Fckクロックは、4つの遅延された信号Q1、Q2、
Q3、及びQ4を発生する4段リング・カウンタ902
に送られる。これらの信号の対応する形状を第6図に示
す。次に、これらの信号が復号論理回路903に供給さ
れる。この回路の目的は、線907上の信号と同じ周波
数で、これに同期するが、適当な減衰をもたらす所定の
デューティ・サイクルを有する信号を発生することであ
る。復号回路903は、第6図に示すように、線930
、線935、線940、線945上に、それぞれデュー
ティ・サイクルが1/2.3/8.2/8.1/8の第
1、第2、第3、第4の信号を発生させる。これらの信
号とQl、Q2、Q3、Q4信号との関係は、下記のプ
ール式で表される。
Q3、及びQ4を発生する4段リング・カウンタ902
に送られる。これらの信号の対応する形状を第6図に示
す。次に、これらの信号が復号論理回路903に供給さ
れる。この回路の目的は、線907上の信号と同じ周波
数で、これに同期するが、適当な減衰をもたらす所定の
デューティ・サイクルを有する信号を発生することであ
る。復号回路903は、第6図に示すように、線930
、線935、線940、線945上に、それぞれデュー
ティ・サイクルが1/2.3/8.2/8.1/8の第
1、第2、第3、第4の信号を発生させる。これらの信
号とQl、Q2、Q3、Q4信号との関係は、下記のプ
ール式で表される。
線930上の信号 = Q4
線935上の信号 = Q4・ (反転Q1)線94
0上の信号 = Q4・ (反転Q2)線945上の
信号 = Qn・ (反転Q3)1/2の減衰レベル
(6dBの減衰)が必要な場合は、制御線961を低レ
ベルにセットし、他の制御線971.98L 991を
高レベルにセットする。したがって、線930上の信号
は、NORゲート960及び904を介して線917に
送られ、ANDゲート905で線918上のシグマ・デ
ルタ・コードと混合される。第6図に示すように、線9
19上で得られる信号はシグマ・デルタ・コード信号で
、コードn 111に対応するパルスのエネルギーは、
線918上のコード°1″に対応するパルスのエネルギ
ーのちょうど半分であり、したがって6dBに近い減衰
レベルが得られる。
0上の信号 = Q4・ (反転Q2)線945上の
信号 = Qn・ (反転Q3)1/2の減衰レベル
(6dBの減衰)が必要な場合は、制御線961を低レ
ベルにセットし、他の制御線971.98L 991を
高レベルにセットする。したがって、線930上の信号
は、NORゲート960及び904を介して線917に
送られ、ANDゲート905で線918上のシグマ・デ
ルタ・コードと混合される。第6図に示すように、線9
19上で得られる信号はシグマ・デルタ・コード信号で
、コードn 111に対応するパルスのエネルギーは、
線918上のコード°1″に対応するパルスのエネルギ
ーのちょうど半分であり、したがって6dBに近い減衰
レベルが得られる。
0.25の減衰レベル(12dBの減衰)が必要な場合
は、制御線971を低レベルにセットし、他の制御線9
61.981.991を高レベルにセットする。したが
って、線940上の信号は、NORゲート960及び9
04を介して線917に送られ、A、 N Dゲート9
05で線918上のシグマ・デルタ・コードと混合され
る。線919上で得られる信号はシグマ・デルタ・コー
ド信号で、コードIT I I+に対応するパルスのエ
ネルギーは、線918上のコード″1″に対応するノ<
ルスのエネルギーのちょうど25%であり、したがって
12dBに近い減衰レベルが得られる。
は、制御線971を低レベルにセットし、他の制御線9
61.981.991を高レベルにセットする。したが
って、線940上の信号は、NORゲート960及び9
04を介して線917に送られ、A、 N Dゲート9
05で線918上のシグマ・デルタ・コードと混合され
る。線919上で得られる信号はシグマ・デルタ・コー
ド信号で、コードIT I I+に対応するパルスのエ
ネルギーは、線918上のコード″1″に対応するノ<
ルスのエネルギーのちょうど25%であり、したがって
12dBに近い減衰レベルが得られる。
1/8の減衰レベル(18dBの減衰)が必要な場合は
、制御線991を低レベルにセットし、他の制御線97
1.981.961を高レベルにセットする。したがっ
て、線945上の信号は、NORゲート960及び90
4を介して線917に送られ、ANDゲート905で線
918上の/グマ・デルタ・コードと混合される。線9
19上で得られる信号はシグマ・デルタ・コード信号で
、コード″1゛1に対応するパルスのエネルギーは、線
918上のコード″1′′に対応するパルスのエネルギ
ーのちょうど12.5%であり、したがって18 d
Bに近い減衰レベルが得られる。
、制御線991を低レベルにセットし、他の制御線97
1.981.961を高レベルにセットする。したがっ
て、線945上の信号は、NORゲート960及び90
4を介して線917に送られ、ANDゲート905で線
918上の/グマ・デルタ・コードと混合される。線9
19上で得られる信号はシグマ・デルタ・コード信号で
、コード″1゛1に対応するパルスのエネルギーは、線
918上のコード″1′′に対応するパルスのエネルギ
ーのちょうど12.5%であり、したがって18 d
Bに近い減衰レベルが得られる。
上記と同様に、信号Q1、Q2、Q3、Qnをすべて組
み合わせると、0と18dBの間の多数の減衰レベルが
得られ、しかもシグマ・デルタ・コンバータの伝達関数
がかなり線形になる。
み合わせると、0と18dBの間の多数の減衰レベルが
得られ、しかもシグマ・デルタ・コンバータの伝達関数
がかなり線形になる。
より一般的に言うと、クロック信号907の周波数の任
意の倍数である線901上のFckの周波数に応じて、
線形シグマ・デルタ・コンバータに付随する、全範囲の
正確な減衰レベルが得られる。Fckと907クロツク
信号の比をnとする。
意の倍数である線901上のFckの周波数に応じて、
線形シグマ・デルタ・コンバータに付随する、全範囲の
正確な減衰レベルが得られる。Fckと907クロツク
信号の比をnとする。
n/2段リング・カウンタの使用により、n個1組の信
号QI Ql、、、N Qnが得られる。
号QI Ql、、、N Qnが得られる。
その組合せで全部の信号が発生し、それをシグマ・デル
タ・コードと混合すると、全部の減衰レベルが得られ、
しかもシグマ・デルタ・コンバータの伝達関数がかなり
線形になる。
タ・コードと混合すると、全部の減衰レベルが得られ、
しかもシグマ・デルタ・コンバータの伝達関数がかなり
線形になる。
本発明はSDMコンバータだけに限定されるものではな
い。具体的には、本発明により、PDM(パルス密度変
調)コード、またはPWM(パルス幅変調)コードを実
施することもできる。
い。具体的には、本発明により、PDM(パルス密度変
調)コード、またはPWM(パルス幅変調)コードを実
施することもできる。
また、本発明は特に、”1″が発生したときに、シグマ
・デルタ・コードの「0への戻り」に相当する「ギャッ
プ」を使って実施されてきた。当業者には 99 Q
l’lが発生したとき、シグマ・デルタ・コードの「1
への戻り」に相当する「ギャップ」で本発明を実施する
ことは簡単である。
・デルタ・コードの「0への戻り」に相当する「ギャッ
プ」を使って実施されてきた。当業者には 99 Q
l’lが発生したとき、シグマ・デルタ・コードの「1
への戻り」に相当する「ギャップ」で本発明を実施する
ことは簡単である。
E0発明の効果
本発明により、立上り時間と立下り時間の非対称の影響
及びスイッチ素子の遅延の影響を受けない、簡単で低価
格のシグマ・デルタ変調コンバータが提供される。
及びスイッチ素子の遅延の影響を受けない、簡単で低価
格のシグマ・デルタ変調コンバータが提供される。
第1図は、減衰レベルがOdB、6dB及び12dBの
、本発明のシグマ・デルタ・コンバータの好ましい実施
例を示す図である。 第2図は、減衰レベルがOdBの、本発明によるシグマ
・デルタ・コンバータの重要な信号のタイミング図であ
る。 第3図は、減衰レベルが6dBの、本発明によるシグマ
・デルタ・コンバータの重要な信号のタイミング図であ
る。 第4図は、減衰レベルが12dBの、本発明によるシグ
マ・デルタ・コンバータの重要な信号のタイミング図で
ある。 第5図は、減衰レベルが6dB、Jld、B及び18d
Bの、本発明によるシグマ・デルタ・コンバータの第2
の実施例を示す図である。 第6図は、本発明の第2の実施例の、最も重要な信号の
タイミング図である。 第7図は、シグマ・デルタ変調の広範な原理を示ナブロ
ック図である。 第8a図及び第8b図は、そizぞれ立上り時間と立下
り時間の不整合によって生じる遷移の非線形の伝達関数
特性曲線と、このような不整合を有するシグマ・デルタ
・パルスのタイミング図である。 302.902・・・・リング・カウンタ、303.9
03・・・・復号回路、304.3GO1370,90
4,960,970,980,990・・・・NOR’
7”−1−1305,905−−−’−ANDゲート、
306.906・・・・ORゲート、310.312.
910.912・・・・遅延回路、311.911・・
・・インバータ、313.913・・・・Dラッチ、3
14.914・・・・積分器、315・・・・4分割回
路、320.920・・・・加算回路、915・・・・
8分割回路。
、本発明のシグマ・デルタ・コンバータの好ましい実施
例を示す図である。 第2図は、減衰レベルがOdBの、本発明によるシグマ
・デルタ・コンバータの重要な信号のタイミング図であ
る。 第3図は、減衰レベルが6dBの、本発明によるシグマ
・デルタ・コンバータの重要な信号のタイミング図であ
る。 第4図は、減衰レベルが12dBの、本発明によるシグ
マ・デルタ・コンバータの重要な信号のタイミング図で
ある。 第5図は、減衰レベルが6dB、Jld、B及び18d
Bの、本発明によるシグマ・デルタ・コンバータの第2
の実施例を示す図である。 第6図は、本発明の第2の実施例の、最も重要な信号の
タイミング図である。 第7図は、シグマ・デルタ変調の広範な原理を示ナブロ
ック図である。 第8a図及び第8b図は、そizぞれ立上り時間と立下
り時間の不整合によって生じる遷移の非線形の伝達関数
特性曲線と、このような不整合を有するシグマ・デルタ
・パルスのタイミング図である。 302.902・・・・リング・カウンタ、303.9
03・・・・復号回路、304.3GO1370,90
4,960,970,980,990・・・・NOR’
7”−1−1305,905−−−’−ANDゲート、
306.906・・・・ORゲート、310.312.
910.912・・・・遅延回路、311.911・・
・・インバータ、313.913・・・・Dラッチ、3
14.914・・・・積分器、315・・・・4分割回
路、320.920・・・・加算回路、915・・・・
8分割回路。
Claims (4)
- (1)第1のクロックの所定の遷移によって制御される
スイッチ素子を有する、アナログ入力値に対応するシグ
マ・デルタ・コード・パルス列を発生させるためのシグ
マ・デルタ・コンバータであって、 立上りとそれから所定の期間後に続く立上りを有し、上
記第1のクロックの所定の遷移が上記期間中に行なわれ
る、上記第1のクロックと同一周波数の第2のクロック
を発生させる手段と、上記シグマ・デルタ・コード・パ
ルス列と、上記第2のクロックとによって制御される、
上記スイッチ素子の立上り時間と立下り時間の不整合に
影響されないシグマ・デルタ・コード・パルス列を発生
させてシグマ・デルタ・コンバータの信号対雑音比及び
線形性を改善する手段と を有することを特徴とするシグマ・デルタ・コンバータ
。 - (2)第1のクロックによって制御されるスイッチ素子
を有する、アナログ入力値に対応するシグマ・デルタ・
コード・パルス列を発生させるためのシグマ・デルタ・
コンバータであって、 立上りとそれから所定の期間後に続く立上りを有し、上
記第1のクロックの所定の遷移が上記期間中に行なわれ
る、上記第1のクロックと同一周波数の第2のクロック
を発生させる手段と、上記シグマ・デルタ・コード・パ
ルス列と、上記第2のクロックとによって制御される、
上記スイッチ素子の立上り時間と立下り時間の不整合に
影響されないシグマ・デルタ・コード・パルス列を発生
させてシグマ・デルタ・コンバータの信号対雑音比及び
線形性を改善する手段と を有することを特徴とするシグマ・デルタ・コンバータ
。 - (3)さらに、減衰機能を得るため、上記シグマ・デル
タ・パルス列の基本正パルスのエネルギーを変化させる
べく、上記期間を変化させる手段を含むことを特徴とす
る、 特許請求の範囲第(1)項または第(2)項に記載のシ
グマ・デルタ・コンバータ。 - (4)さらに、上記第1のクロックの周波数のn倍に等
しい周波数を有する第3のクロックと、上記第1のクロ
ックを得るため、上記第3のクロックを分割する手段と
、 上記第3のクロックによって制御される、異なる減衰値
に対応する異なる所定のデューティ・サイクルを有し、
第1のクロックと同一周波数を有する信号を発生させる
手段と、 異なるデューティ・サイクルの上記信号のうちの1つを
選択して、シグマ・デルタ復号器に供給されると、上記
入力アナログ値を表すが、それに比べて減衰されたアナ
ログ出力値を発生するシグマ・デルタ・パルスを発生す
る手段とを含むことを特徴とする、 特許請求の範囲第(3)項に記載のシグマ・デルタ・コ
ンバータ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP89480108A EP0407674B1 (en) | 1989-07-12 | 1989-07-12 | Sigma-delta converter for performing an attenuation function and having a transfer function insensitive to the rise and fall time mismatch of the switching components |
EP89480108.3 | 1989-07-12 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0346824A true JPH0346824A (ja) | 1991-02-28 |
Family
ID=8203066
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2182898A Pending JPH0346824A (ja) | 1989-07-12 | 1990-07-12 | シグマ・デルタ・コンバータ |
Country Status (4)
Country | Link |
---|---|
US (1) | US5028925A (ja) |
EP (1) | EP0407674B1 (ja) |
JP (1) | JPH0346824A (ja) |
DE (1) | DE68913967T2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05130051A (ja) * | 1991-01-15 | 1993-05-25 | Internatl Business Mach Corp <Ibm> | シグマ・デルタ変換器 |
WO2013125522A1 (ja) * | 2012-02-20 | 2013-08-29 | 住友電気工業株式会社 | 信号変換方法、信号送信方法、信号変換装置、及び送信機 |
JP2013255218A (ja) * | 2013-03-15 | 2013-12-19 | Sumitomo Electric Ind Ltd | 信号変換装置及び送信機 |
JP2014014059A (ja) * | 2012-02-20 | 2014-01-23 | Sumitomo Electric Ind Ltd | 信号変換方法、信号送信方法、信号変換装置、及び送信機 |
JP2014042209A (ja) * | 2012-08-23 | 2014-03-06 | Sumitomo Electric Ind Ltd | 歪補償装置、歪補償方法、歪補償プログラム、送信機、及び1bitオーディオ装置 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5231395A (en) * | 1992-03-30 | 1993-07-27 | Motorola, Inc. | Sigma-delta digital-to-analog converter with reduced distortion |
US5439008A (en) * | 1992-12-09 | 1995-08-08 | Bowman; Karolen C. | Infant reflux restraint apparatus |
US6920218B1 (en) | 1998-11-16 | 2005-07-19 | Agere Systems Inc. | Combination clock and charge pump for line powered DAA |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE119529C (de) * | 1899-08-13 | 1901-04-17 | Gesellschaft Des Ächten Naxos-Schmirgels Naxos-Union, Schmirgel-Dampfwerk | Schutzvorrichtung für schmirgelschleifräder |
US3710056A (en) * | 1966-05-25 | 1973-01-09 | Nippon Electric Co | Time-division multiplex delta-modulation communication system |
US4009475A (en) * | 1974-12-05 | 1977-02-22 | Hybrid Systems Corporation | Delta-sigma converter and decoder |
JPS555516A (en) * | 1978-06-27 | 1980-01-16 | Shiro Okamura | Code transmission system |
US4174502A (en) * | 1978-10-16 | 1979-11-13 | Motorola, Inc. | Delta modulated digital signal detector |
DE3310310A1 (de) * | 1983-03-22 | 1984-09-27 | ANT Nachrichtentechnik GmbH, 7150 Backnang | Verfahren und anordnung zum interpolativen a/d-umsetzen |
US4746899A (en) * | 1986-10-07 | 1988-05-24 | Crystal Semiconductor Corporation | Method for reducing effects of electrical noise in an analog-to-digital converter |
EP0312672B1 (en) * | 1987-10-19 | 1992-07-22 | International Business Machines Corporation | Offset correction circuit for a sigma-delta coding device |
-
1989
- 1989-07-12 DE DE68913967T patent/DE68913967T2/de not_active Expired - Fee Related
- 1989-07-12 EP EP89480108A patent/EP0407674B1/en not_active Expired - Lifetime
- 1989-09-20 US US07/410,166 patent/US5028925A/en not_active Expired - Fee Related
-
1990
- 1990-07-12 JP JP2182898A patent/JPH0346824A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH05130051A (ja) * | 1991-01-15 | 1993-05-25 | Internatl Business Mach Corp <Ibm> | シグマ・デルタ変換器 |
WO2013125522A1 (ja) * | 2012-02-20 | 2013-08-29 | 住友電気工業株式会社 | 信号変換方法、信号送信方法、信号変換装置、及び送信機 |
JP2014014059A (ja) * | 2012-02-20 | 2014-01-23 | Sumitomo Electric Ind Ltd | 信号変換方法、信号送信方法、信号変換装置、及び送信機 |
US9166616B2 (en) | 2012-02-20 | 2015-10-20 | Sumitomo Electric Industries, Ltd. | Signal conversion method, signal transmission method, signal conversion device, and transmitter |
US9515674B2 (en) | 2012-02-20 | 2016-12-06 | Sumitomo Electric Industries, Ltd. | Signal conversion method, signal transmission method, signal conversion device, and transmitter |
JP2014042209A (ja) * | 2012-08-23 | 2014-03-06 | Sumitomo Electric Ind Ltd | 歪補償装置、歪補償方法、歪補償プログラム、送信機、及び1bitオーディオ装置 |
JP2013255218A (ja) * | 2013-03-15 | 2013-12-19 | Sumitomo Electric Ind Ltd | 信号変換装置及び送信機 |
Also Published As
Publication number | Publication date |
---|---|
EP0407674B1 (en) | 1994-03-16 |
DE68913967D1 (de) | 1994-04-21 |
EP0407674A1 (en) | 1991-01-16 |
US5028925A (en) | 1991-07-02 |
DE68913967T2 (de) | 1994-09-22 |
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