JPH0346824A - シグマ・デルタ・コンバータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、フィードバック・ループを有するコンバータ
に関し、具体的に、スイッチ要素の立」二り及び立下り
時間の不整合の影響を受けない伝達関数を宵する、減衰
機能を実行するためのシグマ・デルタ変調コンバータに
関するものである。

Ｂ、従来の技術及びその課題 シグマ・デルタ変ｇ（ＳＤＭ）コンバータ（アナログ・
フィードバック・コーグともいう）は、最近、アナログ
・ディジタル（Ａ／Ｄ）コンバータとディジタル・アナ
ログ（Ｄ／Ａ）コンバータの両方の集積回路データ・コ
ンバータ用として普及の度を増している。こうしたコン
バータはＩＣシステムにとって魅力があるが、それは、
一部には実施が容易な１ビツトＡ／Ｄコンバータを使用
することによる。

基本的なシグマ・デルタ変調は、以前から周知のもので
ある。第７図に示すように、シグマ・デルタ変調は、ブ
ロック１００を使って、近似信号ｑをアナログ人力Ｘと
比較する、フィードバック・ループで構成されている。

次に、前の比較（Ｘ−ｑ）の結果がアナログ・フィルタ
Ｈ（ｓ）１１０に供給される。ＳＤＭの次数は、Ｈ（ｓ
）フィルタ１１０の次数によって決まる。１次ＳＤＭで
は、Ｈ（ｓ）は、第７図に示すように、単に積分器であ
る。次に、ブロック１００の出力がしきい値検出器１２
０に提示される。各クロック期間の終りに、次のクロッ
ク期間のｑ値を制御するため、得られた積分値の符号が
評価される。ｑがとり得る値の範囲は、２つの異なる値
＋Ｖと−Ｖ（一般にＶｌとＶ２）の組に限られる。■は
、符号化されるＸの最大値の大きさに等しい。積分値が
正の場合は、＋Ｖを使って積分値をＯにするための負の
差値を生成する。積分値が負の場合は、−Ｖを使って積
分値を０にするための正の差値を生成する。

フィードバック・ループで、ｑの平均値がＸの平均値を
追跡し、その差から、コーディングによる小レベルの帯
域内量子化ノイズが発生する。後者の量子化ノイズは一
般に、ある種のオーバーサンプリング及びノイズ整形技
術により、高い周波数にシフトされる。このようにして
、１ビツトのＡ／Ｄコンバータにより、簡単なＡ／Ｄ遷
移が行なわれる。

しかし、シグマ・デルタ・コンバータは、理想的でない
所があり、特に、１ビツトのＡ／Ｄコンバータの信号立
上り／立下りの非対称による制限がある。従来は、１ビ
ツトのＡ／Ｄコンバータは、フリップ・フロップを接続
した比較機構として実施されてきたが、第８ｂ図に示す
ように、立上り時間（Ｔｒ）と立下り時間（Ｔｆ）の不
整合により、Ａ／Ｄコンバータの伝達関数特性が非線形
になる。第８ａ図に示すような理想的な伝達関数特性が
完全に線形であるのに対して、実際の伝達関数特性は、
Ｔｆ／Ｔｒ比が１より大きいかまたは１より小さいかに
応じて理想的な伝達関数特性曲線の上または下にくる傾
向がある。Ｊ、Ｄ、イベラード（Ｊ、Ｅ、Ｅｖｅｒａｒ
ｄ）の論文「単一チャネル２０閉コーダ（Ａ　Ｓｉｎｇ
ｌｅ−ｃｈａｎｎｅｌ　ＰＣＭ　Ｃｏｄｅｒ）　Ｊ、Ｉ
　Ｅ　Ｅ　Ｅ　Ｊｏｕｒｎａｌ　ｏｆ　５ｏｌｉｄ−ｓ
ｔａｔｅ　Ｃｉｒｃｕｉｔｓ１Ｖｏｌ、５ｃ−１４、Ｎ
ｏ、１．１９７９年２月、１）１）、１４５〜１４６は
、任意の近似信号立上り／立下り非対称及びその結果生
じる非線形性、Ａ／Ｄ及びＤ／Ａ伝達関数特性に導入さ
れる高いＳ／Ｎ比の関係を明らかにしている。上記の論
文は、正確なまたはソートされた電子部品を用いて、立
上り／立下りの遅延と立上り時間及び立下り時間を整合
させることにより、伝達関数特性の線形性を改善するこ
とを示唆している。このような要件は、製造コストが高
くなる傾向がある。

さらに、シグマ・デルタ・コンバータは、信号処理装置
で減衰器とともに使用することが多いため、減衰機能も
実行でき、変換機能と減衰機能があいまって、正確さと
線形性を存し、使用する電子部品の精度の影響を受けな
い高レベルの性能をもたらす、線形性のシグマ・デルタ
・コンバータが求められている。

Ｃ０課題を解決するための手段 本発明の目的は、立上り時間と立下り時間の非対称の影
響及びスイッチ素子の遅延の影響を受けない、簡単で低
価格のシグマ・デルタ変調コンノ〈−タを提供すること
にある。

本発明の目的には、線形の伝達関数と正確な減衰機能を
有するシグマ・デルタ・コンノ（−タラ提供することも
含まれる。

本発明の目的には、減衰機能の正確さが部品の精度の影
響を受けない、簡単なシグマ・デルタ・コンバータを提
供することも含まれる。

本発明の目的には、フィードバック・ループを有するシ
グマ・デルタ・コンバータのＳ／Ｎ比を改善するための
装置を提供することも含まれる。

本発明の諸口的は、アナログ入力値に対応する一連のシ
グマ・デルタ・コード・パルスを発生するための、所定
の遷移を有する第１のクロックによって制御されるスイ
ッチ素子を含む本発明によるシグマ・デルタ・コンバー
タにより、達成される。このシグマ・デルタ・コンバー
タは、第１のクロックと同一の周波数で、立下りとそれ
から所定の時間（ｄ２）後に続く立上りとを有する第２
のクロックを発生する手段を含む。スイッチ素子を制御
する第１のクロックの所定の遷移は、上記の所定の期間
に発生する。また、シグマ・デルタ・コード・パルス列
と、上記の第２のクロックによって制御され、上記のス
イッチ素子の立上り時間と立下り時間の不整合の影響を
受けない一連のシグマ・デルタ・パルスを発生し、それ
によってコンバータの線形性とＳ／Ｎ比を改善する手段
も含まれる。上記の期間の制御により、シグマ・デルタ
・コンバータに供給されたとき、アナログ入力値を表す
が、それに比べて減衰されたアナログ出力値を与えるパ
ルス列が生成されるように、パルスのエネルギーを変化
させることができる。

Ｄ、実施例 前述のように、第７図はシグマ・デルタ変調の広範な原
理を示すブロック図である。

第８ａ図及び第８ｂ図はそれぞれ、立上り時間と立下り
時間の不整合によって生じる変換の非線形伝達関数特性
曲線と、このような不整合を宵するシグマ・デルタ・パ
ルスのタイミング図を示す。

第１図は、減衰レベルが０ｄｂ１Ｅ３ｄｂ及び１２ｄＢ
の、本発明のシグマ・デルタ・コンバータの好ましい実
施例を示す図である。上述のように、このシグマ・デル
タ・コンバータは、フィルタ３１４を有し、この場合は
、加算回路３２０の出力に接続された積分器である。加
算回路３２０は、線３２１上の遷移すべき入力値と、Ｄ
ラッチ３１３の反転出力に現れるシグマ・デルタ・コー
ドとの加算を行なう。入力値は、たとえばＰＣＭの場合
は、アナログまたはディジタルである。Ｄラッチ３１３
の入力は、積分器３１４の出力に接続されている。

線３０１は、周波数がシグマ・デルタ・パルス列の周波
数の４倍のＦｃｋクロックを搬送し、２段リング・カウ
ンタ回路３０２及び４分割回路３１５に接続されている
。リング・カウンタ３０２は、２つのＱｌ、Ｑ２２倍を
発生し、これらの信号は復号回路３０３によって復号さ
れて線３３０．３４０上に２つ１組の信号を発生する。

線、３３０は、ＮＯＲゲート３６０の第１の入力に接続
されている。ＮＯＲゲート３６０の第２の入力は線３６
１に接続され、その出力は、ＮＯＲゲート３０４の第１
の入力に接続されている。同様に、線３４０は、ＮＯＲ
ゲート３７０の第１の入力に接続されている。ＮＯＲゲ
ート３７０の第２の入力は線３６２に接続され、その出
力は、ＮＯＲゲート３０４の第２の入力に接続されてい
る。ＮＯＲゲート＋３０４の出力は、線３１７を介して
ＡＮＤゲート３０５の第１の入力に接続されている。

４分割回路３１５の出力は、ＯＲ回路３０６の第１の入
力、インバータ３１１の入力、及び第１の遅延回路３１
２の入力に接続されており、遅延回路３１２は、時定数
ｄ１を有する。インバータ回路３１１の出力は、ｄ２の
期間信号を遅延させる第２の遅延回路３１０の入力に接
続されている。

遅延回路３１０及び３１２はそれぞれ、一連の論理ゲー
トによって実施され、所望の遅延値を与える。ｄ２の値
はｄｌより大きくなければならない。

本発明の好ましい実施例では、ｄ２は、２Ｘｄｌに等し
くなるように選択されている。

ＯＲゲート３０Ｇの出力信号を搬送する線３１６は、Ａ
ＮＤゲート３０５の第２の入力に接続されており、ＡＮ
Ｄゲー）３０５その第３の入力は、初期シグマ・デルタ
・コードを搬送するＤラッチ３」３の出力線３１８に接
続されている。

ＡＮＤゲート３０５の出力線３１９は、Ｄラッチの出力
線３１８からくる、処理済みのシグマ・デルタ・コード
を搬送する。この処理済み信号は、通常のシグマ・デル
タ信号として使用され、特に、低域フィルタ等のシグマ
・デルタ・デコーダの入力に供給されると、加算器３２
０の入力に現れるアナログ値に対応するアナログ出力値
を与える。

本発明により、線３１８上の初期シグマ・デルタ信号に
対して処理が行なわれ、特に、以下に説明するような線
形性の補償が行なわれるため、低域フィルタの出力に発
生するアナログ値は、実際に線形性に関しては、加算回
路３２０の入力に現れる元のアナログ値ときわめて近似
している。さらに、シグマ・デルタ・デコーダ（図示せ
ず）の出力に現れるアナログ信号にもたらされる減衰が
、構成部品の精度を考慮せずに正確に決定される。

本発明のシグマ・デルタ・コンバータの動作を、線３２
１上のアナログ入力値の減衰の必要がない場合について
、最も重要な信号のタイミング図を示す第２図を参照し
て、以下に詳細に説明する。

上述のように、線３０１上のクロックＦ　ｃ　ｋの周波
数は、線３１８上のシグマ・デルタ・パルス列の周波数
の４倍である。こうする必要があるのは、所望の０．５
または０．２５の減衰レベル、すなわち８ｄＢ及び１２
ｄＢに近い値を得るためである。下記に示すように、線
３０１上のクロックＦｃｋの周波数を高くすると、減衰
レベルが高くなる。次に、線３０７上のクロックが線３
１８上のシグマ・デルタ・パルス列と同じ周波数になる
ように、線３０１上のクロックＦｃｋが、４分割回路で
４分される。線３０７上の信号は、インバータ３１１に
よって反転され、遅延回路３１０によって遅延された後
、線３５０によってＯＲゲート３０６に供給される。線
３０７及び線３５０上の信号は、線３０９が高レベルの
とき、ＯＲゲート３０６の出力で、線３０７上の信号と
周波数は同じであるが、デューティ・サイクルは遅延回
路３１０の時定数ｄ２の値に応じて変わる、線３１６上
の信号を与える。線３１６上の信号を、第２図に詳細に
示す。第２図では、明確に示すために、ｄ２の値は極端
に拡大しである。実際には、ｄ２は線３０７上の信号の
クロック周波数に比べて極めて弱い。また、線３０７上
の信号は、遅延回路３１２によってｄｌの量だけ遅延さ
れており、遅延回路３１２の出力は、線３１８上のシグ
マ・デルタ・コードをＤラッチ３１３の反転出力に与え
るため、Ｄラッチ３１３をクロックするのに使用される
。上述のように、゛線３１６上の信号が低レベルのとき
、Ｄラッチ３１３がクロックされるように、ｄｌの値は
ｄ２の値より小さく選択される。

通常はｄｌの値はｄ２の値の半分である。この場合、線
３２１上のアナログ入力値の減衰は必要ないため、制御
線３６１．３８２が高レベルであることにより、線３１
７上の信号は高レベルに保たれる。したがって、線３１
９上に現れる信号は、第２図に示すように、３１６上の
信号と３１８上の信号の論理ＡＮＤに対応する。Ｄラッ
チ３１３のクロッキングは、３１６信号が低レベルの期
間（通常は期間の真中）に行なわれるので、線３１９上
の信号は、シグマ・デルタ・コードの各°°１”の始め
にｄ２の小さいギャップを有する、シグマ・デルタ・コ
ード信号である。詳細には、線３１８上で立上り（０″
から°“１“°への遷移）が発生したとき、出力線３１
９上の遷移は、線３１６上に対応する立上りが現れるま
で遅延される。

線３１８上に立下りが発生したときは、線３１６上の信
号の最後の立下り以後、３１９はすでに低レベルにセッ
トされている。したがって、線３１９上の信号は、シグ
マ・デルタ・コードの１″の始めに小さいギャップを有
する、シグマ・デルタ・コード・パルス列のように見え
る。「ギャップの深さ」は、線３０°７上のクロックの
周波数に比べてきわめて浅いため、もっと詳しく言うと
、ｄ２は信号３０７の周波数に比べて極めて小さいため
、シグマ・デルタ・デコーダ（図示せず）のアナログ出
力で行なわれる減衰に対するその影響は、無視できると
考えられる。しかし、線形性とＳ／Ｎ比に関しては、こ
の「ギャップ」の効果はかなり大きい。

上述のように、立上り時間と立下り時間が非対称であっ
ても、ひずみ及び追加ノイズをもたらさない。立下りと
それからｄ２の期間後に続く立上りが、特に線３１８上
に現れるシグマ・デルタ・コードに含まれる各ｎｌｎの
始めに、ＯＲゲート３０６によって発生されるため、立
上り時間と立下り時間の不整合が補償され、そのためオ
フセットが生じるが、非線形性が、したがってノイズが
減少する。事実、従来のシグマ・デルタ・コンバータで
は、分離した１（またはＯ）の重みは、一連の１（また
はＯ）に埋めこまれた１（または０）の重みとは異なる
。第１の例では、その理論的重みは、理論的ビット期間
に対する立上り／立下り時８間の不整合の量だけ増加ま
たは減少する。第２の例では、遷移は起こらず、したが
って、立上り／立下り時間の不整合がないため、これが
理論的重みとなる。

このように、立上り／立下り時間の不整合によって導入
されるエラーは遷移の密度に比例し、コード化すべき信
号が最大または最小入力値のとき０になる。この遷移密
度は、範囲の中間で最大になり、第８図に示すように、
そこで最大のエラーをもたらす。本発明のシグマ・デル
タ・コンバータでは、各°°１″が、２つの遷移と関連
づけられ、立上り／立下り時間の不整合によるエラーは
一定で、入力信号とは無関係となる。

一般に、現在市販されている７４ＨＣ７４タイプのラッ
チの非対称性は約２．５ナノ秒であり、したがって、′
その時間とクロック信号３０７の持続時間の比は約０．
００２２である。このようなシグマ・デルタ・コンバー
タは減衰器とともに使用されることが多いため、整合さ
れた構成部品を使用せずに、このような精度を与える減
衰回路を形成することが極めて望ましい。正確な減衰は
、本発明（７）シグマ・デルタ・コンバータでは、上記
のギャップの幅、すなわち、上記の「ギャップ」を生成
する立下り及び立上りの瞬間を分離する期間を制御する
ＮＯＲゲート３０４によって行なう。

様々な減衰レベルをもたらす本発明のシグマ・デルタ・
コンバータの動作例を第３図、第４図及び第１図に示す
。

前と同様に、線３０１上のＦｃｋクロ・ツクの周波数は
、線３０７上の信号クロックの周波数の４倍である。Ｆ
ｃｋクロックは、遅延した４分Ｑ１、Ｑ２２倍を発生す
る「ジョンソン・リング・カウンタ」型の２段リング・
カウンタに送られる。Ｑｌ、Ｑ２２倍の対応する形状を
第３図に示す。次に、Ｑｌ、Ｑ２２倍が、復号論理回路
３０３に供給される。この回路の目的は、線３０７上の
クロ、ツク信号と同じ周波数で、これに同期するが、適
当な減衰をもたらす所定のデューティ・サイクルを宵す
る信号を発生することである。復号回路３０３は、第３
図に示すように、線３３０及び線３４０上で、それぞれ
デューティ・サイクルが１／２及び１／４の第１及び第
２の信号を発生させる。

これら゛の信号とＱｌ、Ｑ２２倍との関係は、下記のプ
ール式で表される。

線３３０上の信号　＝　　Ｑ２ 線３４０上の信号　＝　（反転Ｑｌ）・Ｑ２０．５の減
衰レベル（８ｄＢの減衰）が必要な場合は、制御線３６
１を低レベルにセットし、制御線３６２を高レベルにセ
ットする。したがって、線３３０上の信号は、ＮＯＲゲ
ート３６０及び３０４を介して線３１７に送られ、ＡＮ
Ｄゲート３０５で線３１８上のシグマ・デルタ・コード
と混合される。第３図に示すように、線３１９上で得ら
れる信号はシグマ・デルタ・コード信号で、コード°°
１″に対応するパルスのエネルギーは、線３１８上のコ
ード７′１“°に対応する／−ｅルスのエネルギーのち
ょうど半分である。したがって、信号３１９は、低域フ
ィルタ等のシグマ・デルタ・デコーダに送られる。この
デコーダの出力は、線３２１上にアナログ入力値のちょ
うど半分のアナログ出力値を発生する。したがって、６
ｄＢに近い減衰レベルが得られる。

しかし、０．２５の減衰レベル（１２ｄＢの減衰）が必
要な場合は、制御線３６２を低レベルにセットし、制御
線３６１を高レベルにセットする。

したがって、線３４０上の信号は、ＮＯＲゲート３７０
及び３０４を介して線３１７に送られ、ＡＮＤゲート３
０５で線３１８上のシグマ・デルタ・コードと混合され
る。第４図に示すように、線３１９上で得られる信号は
シグマ・デルタ・コード信号で、コード″１″に対応す
るパルスのエネルギーは、線３１８上のコード″１“°
に対応するパルスのエネルギーのちょうど２５％である
。したがって、信号３１９は、低域フィルタ等のシグマ
・デルタ・デコーダに送られる。このデータの出力は、
線３２１上にアナログ入力値のちょうど２５％のアナロ
グ出力値を発生する。したがって、この場合は１２ｄＢ
に近い減衰レベルが得られる。

復号回路３０３はまた、Ｑ１＋Ｑ２に（プール代数に関
して）等しく、３／４のデューティ・サイクルを有する
第３の出力信号（図示せず）を発生する。この第３の信
号を上記と同様に、混合すると、９ｄＢに近い減衰レベ
ルが得られる。

第５図は、本発明の第２の実施例を示す図で、さらに別
の減衰レベル、具体的には１／８．１／４、及び１／２
（減衰値１８．１２、及び８ｄＢ）を与えるものである
。

上記の例と同様に、シグマ・デルタ・コンバータは、加
算回路９２０の出力に接続された積分器９１４を有する
。加算回路９２０は、線９２１上の変換すべきアナログ
値と、Ｄラッチ９１３の反転出力に現れるシグマ・デル
タ・コードとの加算を行なう。Ｄラッチ９１３の入力は
積分器９１４の出力に接続されている。

線９０１は、シグマ・デルタ・パルス列の周波数の８倍
の周波数を有するＦｃｋクロックを搬送するもので、遅
延されたＱｌ、Ｑ２、Ｑ３、及びＱ４４倍を発生する４
段リング・カウンタ回路９０２、ならびに８分割回路９
１４に接続されている。復号回路３０３は、線９３０．
９３５．９４０、及び９４５上にＱｌ、Ｑ２、Ｑ３、及
びＱ４４倍から４つ１組の信号を発生させる。線９３０
は、ＮＯＲゲー）９８０の第１の入力に接続されている
。ＮＯＲゲート９６０の第２の入力は線９６１に接続さ
れ、その出力はＮＯＲゲート９０４の第１の入力に接続
されている。同様に、線９３５は、ＮＯＲゲート９７０
の第１の入力に接続されているが、ＮＯＲゲート９７０
の第２の入力は線９７１に接続され、その出力はＮＯＲ
ゲート９０４の第２の入力に接続されている。

線９４０は、ＮＯＲゲート９８０の第１の入力に接続さ
れている。ＮＯＲゲート９８０の第２の入力は線９８１
に接続され、その出力はＮＯＲゲート９０４の第３の入
力に接続されている。最後に、線９４５は、ＮＯＲゲー
ト９９０の第１の入力に接続されている。ＮＯＲゲート
９９０の第２の入力は線９９１に接続され、その出力は
ＮＯＲゲート９０４の第４の入力に接続されている。

ＮＯＲゲート９０４の出力は、ＡＮＤゲート９０５の第
１の入力に接続されている。

８分割回路９１５の出力は、ＯＲゲート９０６の第１の
入力、インバータ９１１の入力、及び第１の遅延回路９
１２の入力に接続されている。遅延回路９１２は、時定
数がｄｌである。インバータ９１１の出力は、信号をｄ
２の期間遅延させる、第２の遅延回路９１０の入力に接
続されている。

上記の実施例と同様に、ｄ２の値は、ｄｌより大きく、
たとえばｄ２＝２ｘｄｌでなければならない。

線９１θは、ＯＲアゲ−９０８の出力信号を搬送するも
ので、ＡＮＤゲー）９０５の第２の入力に接続され、Ａ
ＮＤゲート９０５の第３の入力は、初期シグマ・デルタ
・コードを搬送するＤラッチ９１３の出力線９１８に接
続されている。

ＡＮＤゲート９０５の出力線９１９は、Ｄラッチ９１３
の出力線９１８からくる、処理済みのシグマ・デルタ・
コードを搬送する。この処理済み信号は、通常のシグマ
・デルタ信号として使用され、具体的には、低域フィル
タ等のシグマ・デルタ・デコーダの入力に供給されたと
き、加算機構９２０の入力に現れるアナログ値に対応す
るアナログ出力値を与える。

この第２の実施例の動作を、最も重要な信号のタイミン
グ図である第６図を参照して説明する。

減衰の必要がない場合、線９１７上の信号を高レベルに
保つために、制御信号９６１．９７１．９８１．９９１
を高レベルにセットする。線９０７上のクロックが線９
１８上のシグマ・デルタ・コード・パルス列と同じ周波
数になるように、線９０１上のクロックＦｃｋは、８分
割回路で８分される。線９０７上の信号は、インバータ
９１１によって反転され、遅延回路９１０によって遅延
された後、線９５０によってＯＲゲート９０６に供給さ
れる。線９０７及び線９５０上の信号は、線９０９が高
レベルのとき、ＯＲゲート９０６の出力で、線９０７上
の信号と周波数は同じであるが、デューティ・サイクル
は遅延回路９１０の時定数ｄ２の値に応じて変わる、線
９１６上の信号を与える。線９１６上の信号を、第６図
に示す。

上記の実施例と同様に、明確に示すために、ｄ２の値は
極端に拡大しである。また線９０７上の信号は、遅延回
路９１２によってｄｌの量だけ遅延されており、遅延回
路９１２の出力は、線９１８上のシグマ・デルタ・コー
ドをＤラッチ９１８の反転出力に与えるため、Ｄラッチ
９１３をクロックするのに使用される。上述のように、
線９１６上の信号が低レベルのとき、Ｄラッチ９１３が
クロックされるように、ｄｌの値はｄ２の値より小さく
選択される。通常は、ｄｌの値はｄ２の値の半分である
。この場合、線９２１上のアナログ入力値の減衰は必要
ないため、制御線９６１．９７Ｌ　９８１．９９１が高
レベルであることにより、線９１７上の信号は高レベル
に保たれる。したがって、線９１９上に現れる信号は、
第６図に示すように、９１６上の信号と９１８上の信号
の論理ＡＮＤに対応する。Ｄラッチ９１３のクロッキン
グは、９１６信号が低レベルの間（通常は期間の真中）
に行なわれるので、線９１９上の信号は、シグマ・デル
タ・コードの各″１″の始めにｄ２の小さいギャップを
有する、シグマ・デルタ・コード信号であり、これによ
りシグマ・デルタ・デコーダの伝達関数のＳ／Ｎ比及び
線形性がかなり改善される。

異なる減衰レベル、特に１／２．１／４．１／８及び１
／１６の減衰レベルを与える本発明のシグマ・デルタ・
コンバータを、第６図を参照して説明する。

Ｆｃｋクロックは、４つの遅延された信号Ｑ１、Ｑ２、
Ｑ３、及びＱ４を発生する４段リング・カウンタ９０２
に送られる。これらの信号の対応する形状を第６図に示
す。次に、これらの信号が復号論理回路９０３に供給さ
れる。この回路の目的は、線９０７上の信号と同じ周波
数で、これに同期するが、適当な減衰をもたらす所定の
デューティ・サイクルを有する信号を発生することであ
る。復号回路９０３は、第６図に示すように、線９３０
、線９３５、線９４０、線９４５上に、それぞれデュー
ティ・サイクルが１／２．３／８．２／８．１／８の第
１、第２、第３、第４の信号を発生させる。これらの信
号とＱｌ、Ｑ２、Ｑ３、Ｑ４信号との関係は、下記のプ
ール式で表される。

線９３０上の信号　＝　　Ｑ４ 線９３５上の信号　＝　　Ｑ４・　（反転Ｑ１）線９４
０上の信号　＝　　Ｑ４・　（反転Ｑ２）線９４５上の
信号　＝　　Ｑｎ・　（反転Ｑ３）１／２の減衰レベル
（６ｄＢの減衰）が必要な場合は、制御線９６１を低レ
ベルにセットし、他の制御線９７１．９８Ｌ　９９１を
高レベルにセットする。したがって、線９３０上の信号
は、ＮＯＲゲート９６０及び９０４を介して線９１７に
送られ、ＡＮＤゲート９０５で線９１８上のシグマ・デ
ルタ・コードと混合される。第６図に示すように、線９
１９上で得られる信号はシグマ・デルタ・コード信号で
、コードｎ　１１１に対応するパルスのエネルギーは、
線９１８上のコード°１″に対応するパルスのエネルギ
ーのちょうど半分であり、したがって６ｄＢに近い減衰
レベルが得られる。

０．２５の減衰レベル（１２ｄＢの減衰）が必要な場合
は、制御線９７１を低レベルにセットし、他の制御線９
６１．９８１．９９１を高レベルにセットする。したが
って、線９４０上の信号は、ＮＯＲゲート９６０及び９
０４を介して線９１７に送られ、Ａ、　Ｎ　Ｄゲート９
０５で線９１８上のシグマ・デルタ・コードと混合され
る。線９１９上で得られる信号はシグマ・デルタ・コー
ド信号で、コードＩＴ　Ｉ　Ｉ＋に対応するパルスのエ
ネルギーは、線９１８上のコード″１″に対応するノ＜
ルスのエネルギーのちょうど２５％であり、したがって
１２ｄＢに近い減衰レベルが得られる。

１／８の減衰レベル（１８ｄＢの減衰）が必要な場合は
、制御線９９１を低レベルにセットし、他の制御線９７
１．９８１．９６１を高レベルにセットする。したがっ
て、線９４５上の信号は、ＮＯＲゲート９６０及び９０
４を介して線９１７に送られ、ＡＮＤゲート９０５で線
９１８上の／グマ・デルタ・コードと混合される。線９
１９上で得られる信号はシグマ・デルタ・コード信号で
、コード″１゛１に対応するパルスのエネルギーは、線
９１８上のコード″１′′に対応するパルスのエネルギ
ーのちょうど１２．５％であり、したがって１８　ｄ　
Ｂに近い減衰レベルが得られる。

上記と同様に、信号Ｑ１、Ｑ２、Ｑ３、Ｑｎをすべて組
み合わせると、０と１８ｄＢの間の多数の減衰レベルが
得られ、しかもシグマ・デルタ・コンバータの伝達関数
がかなり線形になる。

より一般的に言うと、クロック信号９０７の周波数の任
意の倍数である線９０１上のＦｃｋの周波数に応じて、
線形シグマ・デルタ・コンバータに付随する、全範囲の
正確な減衰レベルが得られる。Ｆｃｋと９０７クロツク
信号の比をｎとする。

ｎ／２段リング・カウンタの使用により、ｎ個１組の信
号ＱＩ　Ｑｌ、、、Ｎ　Ｑｎが得られる。

その組合せで全部の信号が発生し、それをシグマ・デル
タ・コードと混合すると、全部の減衰レベルが得られ、
しかもシグマ・デルタ・コンバータの伝達関数がかなり
線形になる。

本発明はＳＤＭコンバータだけに限定されるものではな
い。具体的には、本発明により、ＰＤＭ（パルス密度変
調）コード、またはＰＷＭ（パルス幅変調）コードを実
施することもできる。

また、本発明は特に、”１″が発生したときに、シグマ
・デルタ・コードの「０への戻り」に相当する「ギャッ
プ」を使って実施されてきた。当業者には　９９　Ｑ　
ｌ’ｌが発生したとき、シグマ・デルタ・コードの「１
への戻り」に相当する「ギャップ」で本発明を実施する
ことは簡単である。

Ｅ０発明の効果 本発明により、立上り時間と立下り時間の非対称の影響
及びスイッチ素子の遅延の影響を受けない、簡単で低価
格のシグマ・デルタ変調コンバータが提供される。

【図面の簡単な説明】

第１図は、減衰レベルがＯｄＢ、６ｄＢ及び１２ｄＢの
、本発明のシグマ・デルタ・コンバータの好ましい実施
例を示す図である。 第２図は、減衰レベルがＯｄＢの、本発明によるシグマ
・デルタ・コンバータの重要な信号のタイミング図であ
る。 第３図は、減衰レベルが６ｄＢの、本発明によるシグマ
・デルタ・コンバータの重要な信号のタイミング図であ
る。 第４図は、減衰レベルが１２ｄＢの、本発明によるシグ
マ・デルタ・コンバータの重要な信号のタイミング図で
ある。 第５図は、減衰レベルが６ｄＢ、Ｊｌｄ、Ｂ及び１８ｄ
Ｂの、本発明によるシグマ・デルタ・コンバータの第２
の実施例を示す図である。 第６図は、本発明の第２の実施例の、最も重要な信号の
タイミング図である。 第７図は、シグマ・デルタ変調の広範な原理を示ナブロ
ック図である。 第８ａ図及び第８ｂ図は、そｉｚぞれ立上り時間と立下
り時間の不整合によって生じる遷移の非線形の伝達関数
特性曲線と、このような不整合を有するシグマ・デルタ
・パルスのタイミング図である。 ３０２．９０２・・・・リング・カウンタ、３０３．９
０３・・・・復号回路、３０４．３ＧＯ１３７０，９０
４，９６０，９７０，９８０，９９０・・・・ＮＯＲ’
７”−１−１３０５，９０５−−−’−ＡＮＤゲート、
３０６．９０６・・・・ＯＲゲート、３１０．３１２．
９１０．９１２・・・・遅延回路、３１１．９１１・・
・・インバータ、３１３．９１３・・・・Ｄラッチ、３
１４．９１４・・・・積分器、３１５・・・・４分割回
路、３２０．９２０・・・・加算回路、９１５・・・・
８分割回路。

Claims (4)

【特許請求の範囲】
1. （１）第１のクロックの所定の遷移によって制御される
   スイッチ素子を有する、アナログ入力値に対応するシグ
   マ・デルタ・コード・パルス列を発生させるためのシグ
   マ・デルタ・コンバータであって、 立上りとそれから所定の期間後に続く立上りを有し、上
   記第１のクロックの所定の遷移が上記期間中に行なわれ
   る、上記第１のクロックと同一周波数の第２のクロック
   を発生させる手段と、上記シグマ・デルタ・コード・パ
   ルス列と、上記第２のクロックとによって制御される、
   上記スイッチ素子の立上り時間と立下り時間の不整合に
   影響されないシグマ・デルタ・コード・パルス列を発生
   させてシグマ・デルタ・コンバータの信号対雑音比及び
   線形性を改善する手段と を有することを特徴とするシグマ・デルタ・コンバータ
   。
2. （２）第１のクロックによって制御されるスイッチ素子
   を有する、アナログ入力値に対応するシグマ・デルタ・
   コード・パルス列を発生させるためのシグマ・デルタ・
   コンバータであって、 立上りとそれから所定の期間後に続く立上りを有し、上
   記第１のクロックの所定の遷移が上記期間中に行なわれ
   る、上記第１のクロックと同一周波数の第２のクロック
   を発生させる手段と、上記シグマ・デルタ・コード・パ
   ルス列と、上記第２のクロックとによって制御される、
   上記スイッチ素子の立上り時間と立下り時間の不整合に
   影響されないシグマ・デルタ・コード・パルス列を発生
   させてシグマ・デルタ・コンバータの信号対雑音比及び
   線形性を改善する手段と を有することを特徴とするシグマ・デルタ・コンバータ
   。
3. （３）さらに、減衰機能を得るため、上記シグマ・デル
   タ・パルス列の基本正パルスのエネルギーを変化させる
   べく、上記期間を変化させる手段を含むことを特徴とす
   る、 特許請求の範囲第（１）項または第（２）項に記載のシ
   グマ・デルタ・コンバータ。
4. （４）さらに、上記第１のクロックの周波数のｎ倍に等
   しい周波数を有する第３のクロックと、上記第１のクロ
   ックを得るため、上記第３のクロックを分割する手段と
   、 上記第３のクロックによって制御される、異なる減衰値
   に対応する異なる所定のデューティ・サイクルを有し、
   第１のクロックと同一周波数を有する信号を発生させる
   手段と、 異なるデューティ・サイクルの上記信号のうちの１つを
   選択して、シグマ・デルタ復号器に供給されると、上記
   入力アナログ値を表すが、それに比べて減衰されたアナ
   ログ出力値を発生するシグマ・デルタ・パルスを発生す
   る手段とを含むことを特徴とする、 特許請求の範囲第（３）項に記載のシグマ・デルタ・コ
   ンバータ。