JPH0343806B2 - - Google Patents
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- JPH0343806B2 JPH0343806B2 JP62096473A JP9647387A JPH0343806B2 JP H0343806 B2 JPH0343806 B2 JP H0343806B2 JP 62096473 A JP62096473 A JP 62096473A JP 9647387 A JP9647387 A JP 9647387A JP H0343806 B2 JPH0343806 B2 JP H0343806B2
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- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
(イ) 産業上の利用分野
本発明は、入力信号の立上りエツジもしくは立
下りエツジを検出する為のエツジ検出回路に関す
るもので、特にエツジの検出に応じて比較的広い
パルス幅の出力パルスを発生し得るエツジ検出回
路に関する。[Detailed Description of the Invention] (a) Field of Industrial Application The present invention relates to an edge detection circuit for detecting a rising edge or a falling edge of an input signal. The present invention relates to an edge detection circuit capable of generating pulse width output pulses.
(ロ) 従来の技術
入力パルスのエツジを検出して出力パルスを発
生するエツジ検出回路は、例えば昭和59年11月１
日付でCQ出版株式会社より発行された「解析デ
イジタル回路」第93頁に記載されている。前記エ
ツジ検出回路は、第３図に示す如く、入力信号が
印加される入力端子１と、前記入力信号を遅延さ
せる複数のインバータ２と、前記入力信号及び前
記インバータ２の出力信号が印加されるナンドゲ
ート３とによつて構成されている。いま、入力端
子１に第４図イに示す入力信号が印加されたとす
れば、インバータ２の出力端に第４図ロに示す如
く、入力信号より時間T1遅延し、かつ反転した
信号が発生する。前記第４図イ及びロの信号がナ
ンドゲート３に印加されると、該ナンドゲート３
の出力に第４図ハの如く、入力信号の立上りエツ
ジに応じて立上り、前記インバータ２による遅延
時間T1に応じたパルス幅を有する出力パルスが
発生する。前記インバータ２及びナンドゲート３
をバイポーラIC（集積回路）内に形成する場合、
３個のインバータを用いることにより約100n秒
の遅延時間を確保することが出来る。(b) Prior art An edge detection circuit that detects the edge of an input pulse and generates an output pulse was developed, for example, in November 1, 1982.
It is described in "Analysis Digital Circuits" published by CQ Publishing Co., Ltd. on page 93. As shown in FIG. 3, the edge detection circuit includes an input terminal 1 to which an input signal is applied, a plurality of inverters 2 that delay the input signal, and to which the input signal and the output signal of the inverter 2 are applied. It is composed of a NAND gate 3. Now, if the input signal shown in Figure 4 (a) is applied to the input terminal 1, an inverted signal delayed by time T 1 from the input signal is generated at the output terminal of the inverter 2, as shown in Figure 4 (b). do. When the signals shown in FIG. 4 A and B are applied to the NAND gate 3, the NAND gate 3
As shown in FIG. 4C, an output pulse is generated which rises in response to the rising edge of the input signal and has a pulse width corresponding to the delay time T1 by the inverter 2. The inverter 2 and NAND gate 3
When formed in a bipolar IC (integrated circuit),
By using three inverters, a delay time of about 100 ns can be secured.
(ハ) 発明が解決しようとする問題点
しかしながら、第３図の回路により作られる出
力パルスは、そのパルス幅が狭い為、例えばウオ
ツチドツグタイマー等のデイジタル回路の制御パ
ルスとして用いることが出来ない。前記出力パル
スのパルス幅を広くする場合は、第３図のインバ
ータ２の個数を増加させればよいが、そうすると
素子数が大幅に増加してしまい、特に集積度の劣
るバイポーラICにおいては不利となる。(C) Problems to be Solved by the Invention However, the output pulse produced by the circuit shown in FIG. 3 has a narrow pulse width, so it cannot be used as a control pulse for a digital circuit such as a watchdog timer. do not have. In order to widen the pulse width of the output pulse, the number of inverters 2 shown in FIG. Become.
(ニ) 問題点を解決するための手段
本発明は、上述の点に鑑み成されたもので、イ
ンバーテツド・ダーリントン接続されたPNPト
ランジスタ及びNPNトランジスタと、前記PNP
トランジスタのベースに入力信号を印加する入力
トランジスタと、前記NPNトランジスタのエミ
ツタとアースとの間に接続された抵抗とを備え、
前記抵抗の一端に入力信号のエツジに応じたパル
スを発生することを特徴とする。(d) Means for Solving the Problems The present invention has been made in view of the above-mentioned points, and includes a PNP transistor and an NPN transistor connected in an inverted Darlington manner, and a
an input transistor for applying an input signal to the base of the transistor; and a resistor connected between the emitter of the NPN transistor and ground;
The present invention is characterized in that a pulse is generated at one end of the resistor in accordance with an edge of an input signal.
(ホ) 作 用
本発明に依れば、PNPトランジスタのベース
電荷蓄積時間を利用して出力パルスのパルス幅を
設定しているので、十分なパルス幅を有する出力
パルスを発生させることが出来る。(e) Effects According to the present invention, since the pulse width of the output pulse is set using the base charge accumulation time of the PNP transistor, it is possible to generate an output pulse having a sufficient pulse width.
(ヘ) 実施例
第１図は、本発明の一実施例を示すもので、４
は入力信号が印加される入力端子、５は前記入力
信号を反転する入力トランジスタ、６はベースが
前記入力トランジスタ５のコレクタに、エミツタ
抵抗７を介して電源（＋Vcc）に接続されたPNP
トランジスタ、８はベースが前記PNPトランジ
スタ６のコレクタに、コレクタが前記PNPトラ
ンジスタ６のエミツタにそれぞれ接続された
NPNトランジスタ、９は該NPNトランジスタ８
のエミツタとアースとの間に接続された負荷抵
抗、１０は前記PNPトランジスタ６のエミツ
タ・ベース間に接続されたバイアス抵抗、１１は
前記PNPトランジスタ６のコレクタとアースと
の間に接続された調整抵抗、１２は前記NPNト
ランジスタ８のエミツタと前記負荷抵抗９との間
に接続されたレベルシフト用のダイオード、及び
１３は前記負荷抵抗９の一端に接続された出力端
子である。(F) Embodiment FIG. 1 shows an embodiment of the present invention.
is an input terminal to which an input signal is applied; 5 is an input transistor that inverts the input signal; 6 is a PNP whose base is connected to the collector of the input transistor 5 and to the power supply (+V cc ) via an emitter resistor 7;
The transistor 8 has its base connected to the collector of the PNP transistor 6, and its collector connected to the emitter of the PNP transistor 6.
NPN transistor, 9 is the NPN transistor 8
10 is a bias resistor connected between the emitter and the base of the PNP transistor 6, and 11 is an adjustment connected between the collector of the PNP transistor 6 and the ground. A resistor 12 is a level shifting diode connected between the emitter of the NPN transistor 8 and the load resistor 9, and 13 is an output terminal connected to one end of the load resistor 9.
いま、入力端子４に第２図イに示す入力信号が
印加されたとすれば、入力トランジスタ５のコレ
クタに反転信号が発生し、該反転信号がPNPト
ランジスタ６のベースに印加される。その為、第
２図ロに示す如く、入力信号の立上りに応じて、
PNPトランジスタ６のベース電圧及びエミツタ
電圧が低下する。しかしながら、前記NPNトラ
ンジスタ６のベース電荷蓄積時間に応じた遅延が
生じる為、前記PNPトランジスタ６のコレクタ
電圧は直ちに上昇せず、第２図ハに示す如く、前
記入力信号の立上りよりも時間T2だけ遅れて立
上る。また、入力信号が立下ると、第２図ロに示
す如くPNPトランジスタ６のベース電圧及びエ
ミツタ電圧が立上るが、そのコレクタ電圧は第２
図ハに示す如く時間T2遅延して立下る。従つて、
前記PNPトランジスタ６とインバーテツド・ダ
ーリントン接続されたNPNトランジスタ８のコ
レクタに第２図ロに示す信号が、ベースに第２図
ハに示す信号がそれぞれ印加されることになり、
前記両信号がともに「Ｈ」になる期間、前記
NPNトランジスタ８がオンし、出力端子１３に
第２図ニに示す出力パルスが発生する。 Now, if the input signal shown in FIG. Therefore, as shown in Figure 2B, in response to the rise of the input signal,
The base voltage and emitter voltage of the PNP transistor 6 decrease. However, since a delay occurs depending on the base charge accumulation time of the NPN transistor 6, the collector voltage of the PNP transistor 6 does not rise immediately, and as shown in FIG. Stand up late. Furthermore, when the input signal falls, the base voltage and emitter voltage of the PNP transistor 6 rise as shown in FIG.
As shown in Figure C, it falls with a delay of time T2 . Therefore,
The signal shown in FIG. 2B is applied to the collector of the NPN transistor 8 which is inverted Darlington connected to the PNP transistor 6, and the signal shown in FIG. 2C is applied to the base.
During the period when both the signals are "H", the
The NPN transistor 8 is turned on, and an output pulse shown in FIG. 2D is generated at the output terminal 13.
PNPトランジスタ６のベース電荷蓄積時間は、
約70μ秒となり、抵抗１１を配置しなければ、出
力パルスのパルス幅も約70μ秒となる。しかし
て、第１図の如く、PNPトランジスタ６のコレ
クタとアースとの間に調整抵抗１１を挿入すれ
ば、前記調整抵抗１１の値に応じて前記出力パル
スのパルス幅を調整することが出来る。例えば、
前記調整抵抗１１の値を50KΩとすれば、出力パ
ルスのパルス幅を約2.4μ秒に設定することが出来
る。また、PNPトランジスタ６のコレクタとア
ースとの間にコンデンサ（図示せず）を接続して
も出力パルスのパルス幅を調整することが出来
る。ちなみに、100KΩの調整抵抗と8PFのコン
デンサを接続すれば数μ秒のパルス幅を有する出
力パルスを発生させることが出来る。尚、前記コ
ンデンサは、PNPトランジスタ６の温度特性を
補償する役割も成す。 The base charge accumulation time of PNP transistor 6 is
The pulse width of the output pulse is approximately 70 μsec, and if the resistor 11 is not provided, the pulse width of the output pulse is also approximately 70 μsec. Therefore, by inserting an adjustment resistor 11 between the collector of the PNP transistor 6 and the ground as shown in FIG. 1, the pulse width of the output pulse can be adjusted according to the value of the adjustment resistor 11. for example,
If the value of the adjustment resistor 11 is 50KΩ, the pulse width of the output pulse can be set to about 2.4 μsec. The pulse width of the output pulse can also be adjusted by connecting a capacitor (not shown) between the collector of the PNP transistor 6 and the ground. By the way, if you connect a 100KΩ adjustment resistor and an 8PF capacitor, you can generate an output pulse with a pulse width of several microseconds. Note that the capacitor also serves to compensate for the temperature characteristics of the PNP transistor 6.
第５図は、本発明の別の実施例を示すもので、
入力パルスの立上りエツジに応じた出力パルスを
発生させることが出来るものである。第５図のエ
ツジ検出回路の場合、入力端子４に印加される第
６図イの入力信号は、第１入力トランジスタ１４
で反転され、第２入力トランジスタ１５で再度反
転され、インバーテツド・ダーリントン接続され
たPNPトランジスタ６のベースに印加される。
その為、第１入力トランジスタ１４のコレクタに
第６図ロの信号が、第２入力トランジスタ１５の
コレクタ、すなわちPNPトランジスタ６のベー
ス及びエミツタに、第６図ハの信号が発生する。
従つて、前記PNPトランジスタ６のコレクタに
第６図ニの信号が発生し、出力端子１３に入力信
号の立上りエツジに応じた第６図ホの出力パルス
が発生する。 FIG. 5 shows another embodiment of the present invention,
It is possible to generate an output pulse according to the rising edge of an input pulse. In the case of the edge detection circuit shown in FIG. 5, the input signal shown in FIG.
The signal is inverted by the second input transistor 15, and is applied to the base of the PNP transistor 6 connected in an inverted Darlington manner.
Therefore, the signal shown in FIG. 6B is generated at the collector of the first input transistor 14, and the signal shown in FIG. 6C is generated at the collector of the second input transistor 15, that is, the base and emitter of the PNP transistor 6.
Therefore, the signal shown in FIG. 6D is generated at the collector of the PNP transistor 6, and the output pulse shown in FIG. 6E is generated at the output terminal 13 in response to the rising edge of the input signal.
(ト) 発明の効果
以上述べた如く、本発明に依れば、入力信号の
立上りエツジ又は立下りエツジに応じた出力パル
スを発生することが出来、しかも十分広いパルス
幅を有する出力パルスを発生することが出来るエ
ツジ検出回路を提供出来る。また本発明に依れ
ば、簡単な構成で十分広いパルス幅を有する出力
パルスを発生し得るIC化に適したエツジ検出回
路を提供出来る。更に実施例の如く、PNPトラ
ンジスタ６のコレクタとアースとの間に調整抵抗
や調整コンデンサを挿入すれば、前記抵抗やコン
デンサの値に応じたパルス幅を有する出力パルス
を得ることが出来る。(G) Effects of the Invention As described above, according to the present invention, it is possible to generate an output pulse corresponding to a rising edge or a falling edge of an input signal, and also to generate an output pulse having a sufficiently wide pulse width. It is possible to provide an edge detection circuit that can perform the following steps. Further, according to the present invention, it is possible to provide an edge detection circuit suitable for IC implementation that can generate an output pulse having a sufficiently wide pulse width with a simple configuration. Further, as in the embodiment, by inserting an adjusting resistor or an adjusting capacitor between the collector of the PNP transistor 6 and the ground, it is possible to obtain an output pulse having a pulse width corresponding to the value of the resistor or capacitor.
第１図は、本発明の一実施例を示す回路図、第
２図イ乃至ニはその動作を説明する為の特性図、
第３図は従来のエツジ検出回路を示す回路図、第
４図イ乃至ハはその動作を説明する為の特性図、
第５図は本発明の別の実施例を示す回路図、及び
第６図イ乃至ホはその動作を説明する為の特性図
である。
５……入力トランジスタ、６……PNPトラン
ジスタ、８……NPNトランジスタ、１１……調
整抵抗。
FIG. 1 is a circuit diagram showing an embodiment of the present invention, and FIGS. 2A to 2D are characteristic diagrams for explaining its operation.
FIG. 3 is a circuit diagram showing a conventional edge detection circuit, and FIGS. 4A to 4C are characteristic diagrams for explaining its operation.
FIG. 5 is a circuit diagram showing another embodiment of the present invention, and FIGS. 6A to 6E are characteristic diagrams for explaining its operation. 5...Input transistor, 6...PNP transistor, 8...NPN transistor, 11...Adjustment resistor.
Claims (1)
と、該入力トランジスタのコレクタにベースが接
続されたPNPトランジスタと、該PNPトランジ
スタのベースとコレクタとの間に接続されたバイ
アス抵抗と、前記PNPトランジスタとインバー
テツド・ダーリントン接続されたNPNトランジ
スタと、電源と前記PNPトランジスタのエミツ
タ及び前記NPNトランジスタのコレクタとの間
に接続され、前記NPNトランジスタをオンオフ
させるための第１抵抗と、前記NPNトランジス
タのエミツタとアースとの間に接続され、該
NPNトランジスタのエミツタ側から出力を得る
ための第２抵抗と、を備え、前記入力トランジス
タのコレクタ出力及び前記PNPトランジスタの
コレクタ出力にて前記NPNトランジスタをオン
オフ制御することによつて、前記入力信号の立ち
上がりエツジ又は立ち下がりエツジに応じたパル
スを、前記第２抵抗の一端に発生する様にしたこ
とを特徴とするエツジ検出回路。1. An input transistor for amplifying an input signal, a PNP transistor whose base is connected to the collector of the input transistor, a bias resistor connected between the base and collector of the PNP transistor, and an inverted transistor connected to the PNP transistor. - A Darlington-connected NPN transistor, a first resistor connected between the power source, the emitter of the PNP transistor, and the collector of the NPN transistor to turn the NPN transistor on and off, and the emitter of the NPN transistor and ground. connected between
a second resistor for obtaining an output from the emitter side of the NPN transistor, and by controlling the NPN transistor on and off using the collector output of the input transistor and the collector output of the PNP transistor, An edge detection circuit characterized in that a pulse corresponding to a rising edge or a falling edge is generated at one end of the second resistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62096473A JPS63261919A (en) | 1987-04-20 | 1987-04-20 | Edge detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62096473A JPS63261919A (en) | 1987-04-20 | 1987-04-20 | Edge detection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63261919A JPS63261919A (en) | 1988-10-28 |
| JPH0343806B2 true JPH0343806B2 (en) | 1991-07-03 |
Family
ID=14166012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62096473A Granted JPS63261919A (en) | 1987-04-20 | 1987-04-20 | Edge detection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63261919A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5107264A (en) * | 1990-09-26 | 1992-04-21 | International Business Machines Corporation | Digital frequency multiplication and data serialization circuits |
| CN104406701A (en) * | 2014-11-26 | 2015-03-11 | 成都创图科技有限公司 | High-sensitivity infrared detection system based on phase shifting |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5335354A (en) * | 1976-09-13 | 1978-04-01 | Matsushita Electric Ind Co Ltd | Trigger pulse generator circuit |
-
1987
- 1987-04-20 JP JP62096473A patent/JPS63261919A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5335354A (en) * | 1976-09-13 | 1978-04-01 | Matsushita Electric Ind Co Ltd | Trigger pulse generator circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63261919A (en) | 1988-10-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |