JPH0343712Y2 - - Google Patents

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JPH0343712Y2
JPH0343712Y2 JP10734285U JP10734285U JPH0343712Y2 JP H0343712 Y2 JPH0343712 Y2 JP H0343712Y2 JP 10734285 U JP10734285 U JP 10734285U JP 10734285 U JP10734285 U JP 10734285U JP H0343712 Y2 JPH0343712 Y2 JP H0343712Y2
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laminate
multilayer
unit
electrodes
electrode
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Description

【考案の詳細な説明】 産業上の利用分野 この考案は、一体的な積層体の内部に複数個の
独立した単位積層コンデンサを内在させた、積層
セラミツクコンデンサブロツクに関するものであ
る。
[Detailed Description of the Invention] Industrial Application Field This invention relates to a multilayer ceramic capacitor block in which a plurality of independent unit multilayer capacitors are contained within an integral multilayer body.

考案の概要 この考案は、積層セラミツクコンデンサブロツ
クにおいて、 隣り合う単位積層コンデンサ間に、ガード電極
を形成し、このガード電極を積層体の外表面にま
で延びた状態として、ここでアース接続すること
により、 隣り合う単位積層コンデンサ間に生じる浮遊容
量を減少させようとするものである。
Summary of the invention This invention is based on forming a guard electrode between adjacent unit multilayer capacitors in a multilayer ceramic capacitor block, extending this guard electrode to the outer surface of the multilayer body, and connecting it to earth here. , which aims to reduce the stray capacitance that occurs between adjacent unit multilayer capacitors.

独立して用いられる複数個の単位コンデンサが
1個の集合体を構成するように集合されることよ
り、コンデンサブロツクが得られる。このコンデ
ンサブロツクは、コンデンサネツトワークとも呼
ばれ、たとえばマルチチヤンネルのデイジタル信
号入力回路の結合コンデンサのように、多数のコ
ンデンサを必要とする場面において、有利に用い
られる。すなわち、コンデンサブロツクは、この
ような場面において、全体としての小型化や高密
度実装に寄与することができる。
A capacitor block is obtained by assembling a plurality of independently used unit capacitors to form one aggregate. This capacitor block is also called a capacitor network, and is advantageously used in situations where a large number of capacitors are required, such as coupling capacitors in multi-channel digital signal input circuits. In other words, the capacitor block can contribute to overall miniaturization and high-density packaging in such situations.

このようなコンデンサブロツクの一形態とし
て、セラミツクからなる誘電体を用いながら、単
位コンデンサを積層コンデンサとして構成した、
積層セラミツクコンデンサブロツクがある。この
積層セラミツクコンデンサブロツクは、一体的な
積層体の内部に、複数個の独立した単位積層コン
デンサを内在させながら、それぞれの単位積層コ
ンデンサの外部電極を積層体の外表面に形成して
なるものである。
As one form of such a capacitor block, a unit capacitor is constructed as a multilayer capacitor while using a dielectric material made of ceramic.
There is a multilayer ceramic capacitor block. This multilayer ceramic capacitor block has a plurality of independent unit multilayer capacitors contained within an integral multilayer body, and the external electrodes of each unit multilayer capacitor are formed on the outer surface of the multilayer body. be.

考案が解決しようとする問題点 上述したような積層セラミツクコンデンサブロ
ツクにおいて、小型化かつ高密度化をさらに進め
るためには、単位積層コンデンサ相互の間隔をで
きるだけ小さくする必要がある。しかしながら、
このように単位積層コンデンサ相互の間隔を小さ
くした場合、単位積層コンデンサ相互間の浮遊容
量が大きくなる。特に、高誘電率系の誘電体材料
を用いて単位積層コンデンサないしはコンデンサ
ブロツクを構成したとき、この傾向がより顕著に
なる。したがつて、使用する回路によつては、小
型化かつ高密度化されたコンデンサブロツクを使
用できないこともあつた。たとえば、0.1μF〜
0.47μFの超小型コンデンサブロツクの場合、単位
コンデンサ間の浮遊容量が約20%の0.02μF程度あ
り、これを、マルチチヤンネルのデイジタル信号
等を結合させるのに使用した場合、浮遊容量が大
きいため、チヤンネルセパレーシヨンが悪くな
り、クロストークの問題が生じ、事実上使用でき
ないという欠点があつた。
Problems to be Solved by the Invention In order to further reduce the size and increase the density of the multilayer ceramic capacitor block as described above, it is necessary to reduce the distance between the unit multilayer capacitors as much as possible. however,
When the distance between the unit multilayer capacitors is reduced in this way, the stray capacitance between the unit multilayer capacitors increases. In particular, this tendency becomes more pronounced when a unit multilayer capacitor or a capacitor block is constructed using a dielectric material having a high dielectric constant. Therefore, depending on the circuit used, it may not be possible to use a smaller, more dense capacitor block. For example, 0.1μF ~
In the case of a 0.47μF ultra-small capacitor block, the stray capacitance between unit capacitors is about 0.02μF, which is approximately 20%.When this is used to combine multi-channel digital signals, etc., the stray capacitance is large, so The disadvantages were that channel separation deteriorated and crosstalk problems occurred, making it practically unusable.

そこで、この考案は、小型化かつ高密度化を可
能にしながら、個々の単位積層コンデンサ間に生
じる浮遊容量を減少できる、積層セラミツクコン
デンサブロツクを提供しようとするものである。
Therefore, this invention aims to provide a multilayer ceramic capacitor block that can reduce the stray capacitance that occurs between individual unit multilayer capacitors while making it possible to reduce the size and increase the density.

問題点を解決するための手段 一体的な積層体の内部に、それぞれ互いに重な
り合う内部電極を有する、複数個の独立した単位
積層コンデンサを内在させ、かつ、それぞれの単
位積層コンデンサの外部電極を積層体の外表面に
形成した、積層セラミツクコンデンサブロツクに
おいて、上述の技術的課題は、次のように解決さ
れる。
Means for Solving the Problem A plurality of independent unit laminated capacitors each having internal electrodes that overlap each other are included in an integral laminated body, and the external electrodes of each unit laminated capacitor are connected to the laminated body. In the multilayer ceramic capacitor block formed on the outer surface of the capacitor block, the above-mentioned technical problem is solved as follows.

すなわち、隣り合う単位積層コンデンサ間にガ
ード電極が積層体の外表面にまで延びて形成され
る。
That is, guard electrodes are formed between adjacent unit multilayer capacitors extending to the outer surface of the multilayer body.

作 用 積層体の外表面にまで延びて形成されたガード
電極をアースすることにより、単位積層コンデン
サ間を互いにシールドすることができ、浮遊容量
の発生を打ち消すことができる。
Function: By grounding the guard electrode formed to extend to the outer surface of the laminate, the unit laminate capacitors can be shielded from each other, and the generation of stray capacitance can be canceled out.

実施例 第1図には、この考案の一実施例となる積層セ
ラミツクコンデンサブロツク(以下、単に「ブロ
ツク」という。)1が斜視図で示されている。こ
のブロツク1は、第2図に代表例として示された
セラミツク層2a〜2eのような複数のセラミツ
ク層を積層してなる一体的な積層体3を備える。
この積層体3の内部には、複数個の独立した単位
積層コンデンサが内在される。第1図において、
4で示した点線で囲む部分が、1個の単位積層コ
ンデンサを構成している。各単位積層コンデンサ
4の外部電極5a,5bは、積層体3の外表面に
形成される。
Embodiment FIG. 1 shows a perspective view of a multilayer ceramic capacitor block (hereinafter simply referred to as "block") 1 which is an embodiment of this invention. This block 1 includes an integral laminate 3 formed by laminating a plurality of ceramic layers, such as ceramic layers 2a to 2e shown as a representative example in FIG.
Inside this multilayer body 3, a plurality of independent unit multilayer capacitors are included. In Figure 1,
The portion surrounded by the dotted line indicated by 4 constitutes one unit multilayer capacitor. External electrodes 5a and 5b of each unit multilayer capacitor 4 are formed on the outer surface of the multilayer body 3.

各単位積層コンデンサ4は、第2図に示したセ
ラミツク層2a,2bまたはセラミツク層2d,
2eの積層により構成される。すなわち、セラミ
ツク層2a,2b,2d,2eには、それぞれ、
2つの内部電極6a,7a,6b,7b,6d,
7d,6e,7eが形成されていて、積層状態と
されたとき、内部電極6aは内部電極6bと、同
じく7aは7bと、6aは6eと、7dは7e
と、それぞれ互いに重なり合う。各内部電極に
は、対応のセラミツク層の端縁にまで延びる引出
部8a,8b,9a,9bが形成されている。こ
れら引出部を示すのに用いられた参照符号8a,
8b,9a,9bは、それぞれのセラミツク層2
a,2b,2d,2eにおける位置によつて区別
されている。
Each unit multilayer capacitor 4 is made of ceramic layers 2a and 2b or ceramic layers 2d and 2d shown in FIG.
It is constructed by laminating 2e. That is, the ceramic layers 2a, 2b, 2d, and 2e each have the following:
two internal electrodes 6a, 7a, 6b, 7b, 6d,
7d, 6e, and 7e are formed and when they are in a stacked state, the internal electrode 6a is connected to the internal electrode 6b, similarly, 7a is connected to 7b, 6a is connected to 6e, and 7d is connected to 7e.
and each overlaps with the other. Each internal electrode is formed with a lead-out portion 8a, 8b, 9a, 9b extending to the edge of the corresponding ceramic layer. Reference numeral 8a used to indicate these drawers,
8b, 9a, 9b are the respective ceramic layers 2
They are distinguished by their positions in a, 2b, 2d, and 2e.

第1図に示すように、1個のブロツク1には、
たとえば、2列に並んで各列に10個の単位積層コ
ンデンサ4が形成されている。これらの単位積層
コンデンサ4の境界面に沿つて、この考案の特徴
となるガード電極が形成される。この実施例で形
成されるガード電極には、2つの典型がある。第
1は、第2図のセラミツク層2c上に形成された
広い面をなすガード電極10のように、積層体3
の積み重ね方向に隣り合つた単位積層コンデンサ
4の間に位置し、内部電極と対向するように積層
体3の層界面に沿つて延びるものである。ガード
電極10には、セラミツク層2cの端縁にまで延
びる引出部11が形成されている。第2の典型
は、第2図のセラミツク層2a,2b,2d,2
eに形成されているストリツプ状のガード電極1
2のように、積層体3の層界面の延びる方向に隣
り合つた単位コンデンサ4の間に位置し、内部電
極と同じ層界面上に沿つて延びるものである。ガ
ード電極12は、対応のセラミツク層の相対向す
る両端縁にまで延びて形成されている。
As shown in FIG. 1, one block 1 includes the following:
For example, ten unit multilayer capacitors 4 are formed in two rows in each row. Guard electrodes, which are a feature of this invention, are formed along the boundary surfaces of these unit multilayer capacitors 4. There are two types of guard electrodes formed in this embodiment. The first is the guard electrode 10 having a wide surface formed on the ceramic layer 2c in FIG.
It is located between adjacent unit multilayer capacitors 4 in the stacking direction, and extends along the layer interface of the multilayer body 3 so as to face the internal electrodes. A lead-out portion 11 is formed in the guard electrode 10 and extends to the edge of the ceramic layer 2c. The second typical example is the ceramic layers 2a, 2b, 2d, 2 in FIG.
A strip-shaped guard electrode 1 formed on e.
2, it is located between unit capacitors 4 adjacent to each other in the direction in which the layer interfaces of the laminate 3 extend, and extends along the same layer interface as the internal electrodes. The guard electrode 12 is formed to extend to both opposing edges of the corresponding ceramic layer.

第2図に一部を示したような配列状態で、セラ
ミツク層が積層されて積層体3を構成したとき、
第3図に斜視図で示すような外観を見せる。すな
わち、積層体3の第3図における上面に注目すれ
ば、その中心線に沿つて、複数個のガード電極1
2が分布して、ガード電極12が延びる帯域によ
つて分割された各領域に、それぞれ、引出部8
a,8b,9a,9bが列をなして分布する。ま
た、積層体3の一方の側面には、引出部11が列
をなして分布している。
When ceramic layers are laminated to form a laminate 3 in an arrangement as partially shown in FIG.
The external appearance is shown in a perspective view in Fig. 3. That is, if we pay attention to the upper surface of the laminate 3 in FIG. 3, a plurality of guard electrodes 1
A lead-out portion 8 is provided in each region divided by a band in which the guard electrode 12 is distributed and the guard electrode 12 extends.
a, 8b, 9a, and 9b are distributed in a row. Further, on one side of the laminate 3, the drawer portions 11 are distributed in a row.

この第3図と前述の第1図とを対比したとき明
らかなように、外部電極5a,5bは、それぞ
れ、引出部8a,9a,8b,9b上に載るよう
に形成されている。したがつて、外部電極5a
は、たとえば、第2図に示した内部電極6a,6
e,7a,7eと電気的に接続され、外部電極5
bは、たとえば、内部電極6b,6d,7b,7
dと電気的に接続される。
As is clear when comparing FIG. 3 with FIG. 1 described above, the external electrodes 5a, 5b are formed to rest on the lead-out portions 8a, 9a, 8b, 9b, respectively. Therefore, the external electrode 5a
For example, the internal electrodes 6a, 6 shown in FIG.
e, 7a, 7e, and the external electrode 5
b is, for example, the internal electrodes 6b, 6d, 7b, 7
electrically connected to d.

ガード電極10,12は、アース接続されるも
のであり、これらのアース接続を容易にするため
に、積層体3の外表面には、第1図に示すような
アース接続電極13a,13bが形成される。ア
ース接続電極13aは、積層体3の4つの側面を
連結するように形成され、アース接続電極13b
は、積層体3の上面、下面および2つの側面を連
結するように形成される。アース接続電極13a
は、引出部11が露出している帯域を覆い、それ
によつてガード電極10と電気的に接続される。
アース接続電極13bは、ガード電極12が露出
している帯域上に載り、ガード電極12と電気的
に接続されている。なお、アース接続電極13
a,13bは、互いに交差しているので、ガード
電極10,12をアースするためには、アース接
続電極13a,13bのいずれか一方をアース接
続すればよい。なお、これらのアース接続電極の
付与形状は全く任意であり、図示のものに限らな
い。
The guard electrodes 10 and 12 are grounded, and in order to facilitate these grounding connections, grounding electrodes 13a and 13b as shown in FIG. 1 are formed on the outer surface of the laminate 3. be done. The earth connection electrode 13a is formed to connect the four side surfaces of the laminate 3, and the earth connection electrode 13b
are formed so as to connect the top surface, bottom surface and two side surfaces of the laminate 3. Earth connection electrode 13a
covers the zone where the lead-out portion 11 is exposed and is thereby electrically connected to the guard electrode 10 .
The earth connection electrode 13b rests on the band where the guard electrode 12 is exposed and is electrically connected to the guard electrode 12. Note that the earth connection electrode 13
Since a and 13b intersect with each other, in order to ground the guard electrodes 10 and 12, it is sufficient to connect one of the ground connection electrodes 13a and 13b to ground. Note that the shapes of these earth connection electrodes are completely arbitrary and are not limited to those shown in the drawings.

第4図および第5図は、この考案の他の実施例
を説明するためのものである。
4 and 5 are for explaining another embodiment of this invention.

第4図に示すように、ブロツク21は、積層体
22を備え、その内部に、点線23で示すような
単位積層コンデンサが複数個内在される。積層体
22を構成するセラミツク層の一部が第5図に示
されている。
As shown in FIG. 4, the block 21 includes a laminated body 22, in which a plurality of unit laminated capacitors as indicated by dotted lines 23 are housed. A portion of the ceramic layers making up the laminate 22 is shown in FIG.

第5図に示すように、セラミツク層24aに
は、その上下方向に並んで2つの内部電極25
a,26aが形成され、それらの間にストリツプ
状のガード電極27が形成される。内部電極25
aは引出部28aを有し、内部電極26aは引出
部29aを有する。また、ガード電極27は、セ
ラミツク層24aの相対向する両端縁にまで延び
ている。
As shown in FIG. 5, the ceramic layer 24a has two internal electrodes 25 arranged in the vertical direction.
a, 26a are formed, and a strip-shaped guard electrode 27 is formed between them. Internal electrode 25
a has a lead-out portion 28a, and the internal electrode 26a has a lead-out portion 29a. Furthermore, the guard electrode 27 extends to both opposing edges of the ceramic layer 24a.

以下同様に、セラミツク層24b,24d,2
4eにも、内部電極25b,26b,25d,2
6d,25e,26eが形成され、それぞれ、引
出部を有している。引出部は、それが引出される
位置によつて、28a,28b,29a,29b
のように、参照符号で区別されている。同様に、
セラミツク層24b,24d,24cにも、ガー
ド電極27が形成されている。
Similarly, the ceramic layers 24b, 24d, 2
Also in 4e, internal electrodes 25b, 26b, 25d, 2
6d, 25e, and 26e are formed, each having a drawer portion. The drawer part is 28a, 28b, 29a, 29b depending on the position from which it is pulled out.
They are distinguished by reference signs, such as Similarly,
Guard electrodes 27 are also formed on the ceramic layers 24b, 24d, and 24c.

セラミツク層24cには、広い面をなすガード
電極30が形成されていて、引出部31を備え
る。
A guard electrode 30 having a wide surface is formed on the ceramic layer 24c, and a lead-out portion 31 is provided.

第4図に示すように、積層体22の外表面に
は、外部電極32,33およびアース接続電極3
4a,34bが形成される。これら外部電極3
2,33およびアース接続電極34a,34b
は、一部破断されて示されている。したがつて、
積層体22の外表面に形成されるこれらの電極3
2,33,34a,34bと、積層体22の内部
に形成される電極との接続状態が第4図にを参照
することによつて理解される。すなわち、外部電
極32は、引出部28bと接触し、たとえば、第
5図に示した内部電極25bや25dと電気的に
接続される。外部電極33は、引出部29aと接
触する。アース接続電極34aは、ガード電極2
7と電気的に接続される。アース接続電極34b
は、引出部31と接触し、ガード電極30と電気
的に接続される。なお、外部電極32,33が形
成された面と逆の面にも、2列に並んで2種類の
外部電極が形成されていて、それぞれが引出部2
8a,29aと電気的に接続される。
As shown in FIG. 4, external electrodes 32 and 33 and a ground connection electrode 3
4a and 34b are formed. These external electrodes 3
2, 33 and earth connection electrodes 34a, 34b
is shown partially cut away. Therefore,
These electrodes 3 formed on the outer surface of the laminate 22
The state of connection between the electrodes 2, 33, 34a, and 34b and the electrodes formed inside the laminate 22 can be understood by referring to FIG. That is, the external electrode 32 contacts the lead-out portion 28b and is electrically connected to, for example, the internal electrodes 25b and 25d shown in FIG. The external electrode 33 contacts the lead-out portion 29a. The earth connection electrode 34a is the guard electrode 2
7 and is electrically connected. Earth connection electrode 34b
contacts the lead-out portion 31 and is electrically connected to the guard electrode 30 . Note that two types of external electrodes are formed in two rows on the opposite side to the side on which the external electrodes 32 and 33 are formed, and each one is connected to the lead-out part 2.
It is electrically connected to 8a and 29a.

以上、この考案を図示された実施例に関連して
説明したが、さらに他の実施例として、次のよう
な態様も考えられる。
Although this invention has been described above in connection with the illustrated embodiment, the following embodiments are also conceivable as other embodiments.

たとえば、各単位積層コンデンサにおける内部
電極の積み重ね数は全く任意であり、静電容量を
増すためにさらに積み重ね数を増加させてもよ
い。
For example, the number of stacked internal electrodes in each unit multilayer capacitor is completely arbitrary, and the number of stacked internal electrodes may be further increased to increase the capacitance.

また、内部電極と対向する。広い面をなすガー
ド電極(ガード電極10または30)は、ストリ
ツプ状のガード電極(ガード電極12または2
7)に対して、積層体の異なる面に引出された
が、同じ面に引出されてもよい。
It also faces the internal electrodes. The guard electrode with a wide surface (guard electrode 10 or 30) is different from the guard electrode with a strip shape (guard electrode 12 or 2).
In contrast to 7), although the layers were drawn out on different sides of the laminate, they may be drawn out on the same side.

また、内部電極と同じ層界面上に沿つて延びて
形成された、ストリツプ状のガード電極は、内部
電極が形成された各層にすべて形成されていなく
てもよい。
Moreover, the strip-shaped guard electrodes formed extending along the same layer interfaces as the internal electrodes do not have to be formed on all the layers in which the internal electrodes are formed.

また、ガード電極として、内部電極と対向する
ガード電極と内部電極と同じ層界面上に沿つて延
びるガード電極との2種類の態様のガード電極が
用いられたが、いずれが一方の態様のガード電極
だけであつても、この考案の効果を期待できる。
これに関連して、1つの積層体の内部に内在され
る単位積層コンデンサの配列状態は、任意である
ことを指摘しておく。すなわち、図示された2つ
の実施例では、単位積層コンデンサは、2列に配
列されるため、互いに他のものに対して積層体の
積み重ね方向に隣り合う態様と、互いに他のもの
に対して積層体の層界面の延びる方向に隣り合う
態様との2つの態様を備えていた。しかしなが
ら、単位積層コンデンサは、積層体の内部で1列
に配列され、互いに他のものに対して積層体の積
み重ね方向に隣り合うものだけであつても、積層
体の層界面の延びる方向に隣り合うものだけであ
つてもよい。単位積層コンデンサが互いに他のも
のに対して積層体の積み重ね方向に隣り合う場合
には、ガード電極は内部電極と積層体の積み重ね
方向に対向するように積層体の界面に沿つて延び
るように形成することが有効である。他方、単位
積層コンデンサが互いに他のものに対して積層体
の層界面の延びる方向に隣り合つている場合に
は、ガード電極は内部電極と同じ層界面上に沿つ
て延びるように形成されていることが有効であ
る。
In addition, two types of guard electrodes were used: a guard electrode facing the internal electrode and a guard electrode extending along the same layer interface as the internal electrode. Even if it is just that, you can expect the effects of this idea.
In this regard, it should be pointed out that the arrangement of unit multilayer capacitors contained within one multilayer body is arbitrary. That is, in the two illustrated embodiments, the unit multilayer capacitors are arranged in two rows, so that they are adjacent to each other in the stacking direction of the laminates and stacked against each other. It had two aspects: one adjacent to the other in the direction in which the body layer interface extends. However, even if the unit multilayer capacitors are arranged in a line inside the laminate and are adjacent to each other in the stacking direction of the laminate, they are adjacent to each other in the direction in which the layer interfaces of the laminate extend. It may just be something that fits. When unit multilayer capacitors are adjacent to each other in the stacking direction of the laminate, the guard electrode is formed to extend along the interface of the laminate so as to face the internal electrode in the stacking direction of the laminate. It is effective to do so. On the other hand, when unit multilayer capacitors are adjacent to each other in the direction in which the layer interfaces of the laminate extend, the guard electrodes are formed to extend along the same layer interfaces as the internal electrodes. This is effective.

考案の効果 以上のように、この考案によれば、隣り合う単
位積層コンデンサ間にガード電極が形成され、こ
のガード電極が積層体の外表面にまで延びてアー
ス接続されるようにされているので、互いに隣り
合う単位積層コンデンサ間に生じる浮遊容量を極
力減少させることができる。したがつて、浮遊容
量の問題を防止しながら、単位積層コンデンサ間
の間隔を小さくすることができ、小型化かつ高密
度化に適した積層セラミツクコンデンサブロツク
を得ることができる。
Effects of the invention As described above, according to this invention, a guard electrode is formed between adjacent unit multilayer capacitors, and this guard electrode extends to the outer surface of the laminate and is connected to the ground. , stray capacitance occurring between adjacent unit multilayer capacitors can be reduced as much as possible. Therefore, it is possible to reduce the distance between unit laminated capacitors while preventing the problem of stray capacitance, and it is possible to obtain a laminated ceramic capacitor block suitable for miniaturization and high density.

たとえば、マルチチヤンネルのデイジタル信号
入力回路の結合コンデンサとして、この考案に係
る積層セラミツクコンデンサブロツクを用いれ
ば、チヤンネル間のセパレーシヨンが良好にな
り、クロストークを防止することができる。その
ため、従来、このような場面においては使用でき
なかつた、たとえば0.1μF〜0.47μFの超小型コン
デンサブロツクであつても、使用できるようにな
り、高密度実装に寄与することができる。
For example, if the multilayer ceramic capacitor block according to the present invention is used as a coupling capacitor in a multi-channel digital signal input circuit, separation between channels can be improved and crosstalk can be prevented. Therefore, even ultra-small capacitor blocks of, for example, 0.1 μF to 0.47 μF, which could not be used in such situations in the past, can now be used, contributing to high-density packaging.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は、この考案の一実施例に係る積層セラ
ミツクコンデンサブロツク1を示す斜視図であ
る。第2図は、第1図の積層体3の一部を構成す
るセラミツク層2a〜2eを分解して示す斜視図
である。第3図は、第2図に示したセラミツク層
2a〜2eを含めて積層して得られた積層体3を
示す斜視図である。第4図は、この考案の他の実
施例に係る積層セラミツクコンデンサブロツク2
1を示す斜視図である。第5図は、第4図の積層
体22の一部を構成するセラミツク層24a〜2
4eを分解して示す斜視図である。 図において、1,21は積層セラミツクコンデ
ンサブロツク、2a〜2e,24a〜24eはセ
ラミツク層、3,22は積層体、4,23は単位
積層コンデンサ、5a,5b,32,33は外部
電極、6a,6b,6d,6e,7a,7b,7
d,7e,25a,25b,25d,25e,2
6a,26b,26d,26eは内部電極、1
0,12,27,30はガード電極、13a,1
3b,34a,34bはアース接続電極である。
FIG. 1 is a perspective view showing a multilayer ceramic capacitor block 1 according to an embodiment of this invention. FIG. 2 is an exploded perspective view showing ceramic layers 2a to 2e forming part of the laminate 3 of FIG. 1. FIG. 3 is a perspective view showing a laminate 3 obtained by laminating ceramic layers 2a to 2e shown in FIG. 2. FIG. 4 shows a multilayer ceramic capacitor block 2 according to another embodiment of this invention.
1. FIG. FIG. 5 shows ceramic layers 24a to 2 forming part of the laminate 22 in FIG.
4e is an exploded perspective view. In the figure, 1, 21 are multilayer ceramic capacitor blocks, 2a to 2e, 24a to 24e are ceramic layers, 3, 22 are laminates, 4, 23 are unit multilayer capacitors, 5a, 5b, 32, 33 are external electrodes, 6a , 6b, 6d, 6e, 7a, 7b, 7
d, 7e, 25a, 25b, 25d, 25e, 2
6a, 26b, 26d, 26e are internal electrodes, 1
0, 12, 27, 30 are guard electrodes, 13a, 1
3b, 34a, 34b are earth connection electrodes.

Claims (1)

【実用新案登録請求の範囲】 (1) 一体的な積層体の内部に、それぞれ互いに重
なり合う内部電極を有する、複数個の独立した
単位積層コンデンサを内在させ、かつ、それぞ
れの単位積層コンデンサの外部電極を積層体の
外表面に形成した、積層セラミツクコンデンサ
ブロツクにおいて、 隣り合う単位積層コンデンサ間にガード電極
が積層体の外表面にまで延びて形成されたこと
を特徴とする、積層セラミツクコンデンサブロ
ツク。 (2) 単位積層コンデンサは互いに他のものに対し
て積層体の積み重ね方向に隣り合つていて、ガ
ード電極は内部電極と積層体の積み重ね方向に
対向するように積層体の層界面に沿つて延び
る、実用新案登録請求の範囲第1項記載の積層
セラミツクコンデンサブロツク。 (3) 単位積層コンデンサは互いに他のものに対し
て積層体の層界面の延びる方向に隣り合つてい
て、ガード電極は内部電極と同じ層界面上に沿
つて延びる、実用新案登録請求の範囲第1項記
載の積層セラミツクコンデンサブロツク。
[Claims for Utility Model Registration] (1) A plurality of independent unit laminated capacitors each having internal electrodes that overlap each other are contained within an integral laminate, and an external electrode of each unit laminated capacitor. What is claimed is: 1. A multilayer ceramic capacitor block in which a guard electrode is formed between adjacent unit multilayer capacitors and extends to the outer surface of the multilayer structure. (2) The unit multilayer capacitors are adjacent to each other in the stacking direction of the laminate, and the guard electrode is arranged along the layer interface of the laminate so as to face the internal electrode in the stacking direction of the laminate. A laminated ceramic capacitor block according to claim 1 of the registered utility model claim. (3) The scope of the utility model registration claim, in which the unit multilayer capacitors are adjacent to each other in the direction in which the layer interfaces of the laminate extend, and the guard electrodes extend along the same layer interfaces as the internal electrodes. 2. The multilayer ceramic capacitor block according to item 1.
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