JPH0338922A - Analog/digital converter - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔発明の利用分野〕
この発明は、アナログ/デジタル変換器(以下A/D変
換器と略記)に関し、特にファジィ、コントローラに好
適なA/D変換器に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to an analog/digital converter (hereinafter abbreviated as an A/D converter), and particularly to an A/D converter suitable for a fuzzy controller.
従来のA/D変換器としては1例えば第6図に示すよう
なものがある。As a conventional A/D converter, there is one as shown in FIG. 6, for example.
A/D変換器には多くの種類があるが、ここでは逐次比
較型を示した。この逐次比較型は、中速(数μs〜数百
μsの変換時間)で、素子数が比較的少なく、高集積化
に適している。Although there are many types of A/D converters, a successive approximation type is shown here. This successive approximation type has a medium speed (conversion time of several μs to several hundred μs), has a relatively small number of elements, and is suitable for high integration.
第6図において、(a)は電圧比較型、(b)は電流比
較型、(C)は電荷比較型を示す。In FIG. 6, (a) shows a voltage comparison type, (b) shows a current comparison type, and (C) shows a charge comparison type.
第6図の回路においては、デジタル/アナログ変換器(
以下、D/A変換器と略記)1のアナログ出力(電圧V
Dあるいは電流In)と変換すべきアナログ入力電圧3
とをコンパレータ回路2で比較し、制御回路4およびレ
ジスタ51によってD/A変換器1の出力を逐次変え、
ちょうどアナログ入力電圧3と等しいと思われるところ
でレジスタ5(のデータを取り出すと、そのデータがデ
ジタル変換されたデータとf、A ’)。In the circuit of Figure 6, the digital/analog converter (
Hereinafter abbreviated as D/A converter) 1 analog output (voltage V
D or current In) and analog input voltage 3 to be converted
is compared by the comparator circuit 2, and the output of the D/A converter 1 is successively changed by the control circuit 4 and the register 51.
When the data of the register 5 is taken out at the point where it seems to be exactly equal to the analog input voltage 3, the data is digitally converted data and f, A'.
第7図および第8図は、上記第6図に示したようなA/
D変換器をファジィ・チップと組み合わせてファジィ・
コントローラを構成した例を示す図である。なお、この
ようなファジィ・コントローラに関しては、例えば、「
日経エレクトロニクス、Nα457、ρP、157−1
68,1988Jに記載されている。FIGS. 7 and 8 show the A/C as shown in FIG.
Combining a D converter with a fuzzy chip
FIG. 3 is a diagram showing an example of a configuration of a controller. Regarding such a fuzzy controller, for example,
Nikkei Electronics, Nα457, ρP, 157-1
68, 1988J.
図示のごときファジィ・コントローラにおいては、入力
信号をA/D変換器でデジタル量に変換したのち、デジ
タル処理を行なうファジィ・プロセッサ(第7図ではS
RAM主体、第8図ではEPROM主体で構成)でファ
ジィ推論し、その結果をD/A変換器でアナログ量に変
換している。In the fuzzy controller shown in the figure, an input signal is converted into a digital quantity by an A/D converter, and then a fuzzy processor (in Fig. 7, S
Fuzzy inference is performed using a RAM (mainly composed of RAM, in FIG. 8, mainly composed of EPROM), and the result is converted into an analog quantity by a D/A converter.
上記のように、デジタル処理をするファジィ推論器にお
いては、実用的にはアナログ量で入力してアナログ量で
出力することが多いため、入力信号を一旦A/D変換し
、デジタル処理した後に。As mentioned above, in a fuzzy inference machine that performs digital processing, in practice, it is often input as an analog quantity and output as an analog quantity, so the input signal is first A/D converted and then digitally processed.
その結果をD/A変換して出力する構成となるので、全
体の規模が大きくなると共に実効的な推論速度(アナロ
グ入力からアナログ出力までの時間)にも限界が出てく
る。一方、全てをアナログ回路で構成すれば構成は簡略
化されるが、コントローラの信頼性、耐ノイズ性、大規
模化、低消費電力化を考慮すると、デジタル処理の方が
有利である。Since the result is D/A converted and output, the overall scale increases and there is a limit to the effective inference speed (time from analog input to analog output). On the other hand, if everything is made up of analog circuits, the configuration will be simplified, but digital processing is more advantageous in terms of controller reliability, noise resistance, larger scale, and lower power consumption.
上記のごとく、従来のA/D変換器をファジィ・コント
ローラに使用する場合には、入力アナログ量をデジタル
量に変換した後にファジィ推論を行ない、その結果を再
びアナログ量に変換して出力するために、A/D変換器
、ファジィ・デジタル・プロセッサ、D/A変換器の構
成となっていたので、構成が大規模化し、処理の流れが
長くなる。As mentioned above, when using a conventional A/D converter in a fuzzy controller, the input analog quantity is converted into a digital quantity, then fuzzy inference is performed, and the result is converted back into an analog quantity and output. Furthermore, since the configuration includes an A/D converter, a fuzzy digital processor, and a D/A converter, the configuration becomes large-scale and the processing flow becomes long.
そのため、コンパクト化や高速化が可能になるというフ
ァジィ・コントローラの利点が減殺されるという問題が
あった。Therefore, there was a problem in that the advantages of the fuzzy controller, such as being more compact and faster, were diminished.
この発明は、上記のごとき従来技術の問題を解決するこ
とを目的とするものである。The present invention aims to solve the problems of the prior art as described above.
上記の目的を達成するため、本発明においては、特許請
求の範囲に記載するように構成している。In order to achieve the above object, the present invention is configured as described in the claims.
すなわち、本発明のA/D変換器においては。That is, in the A/D converter of the present invention.
複数の基準電圧を入力してそれぞれ所定のメンバーシッ
プ関数に対応してデコードする複数のデコーダ・ブロッ
クを設け、その出力とアナログ入力信号とを比較するよ
うに構成し、A/D変換器自体を、アナログ入力信号に
応じてファジィ推論結果(あるいは途中結果)をデジタ
ル量で出力するようにatすることにより、ファジィ・
コントローラ全体の構成を簡略化することが出来るよう
にしたものである。A plurality of decoder blocks are provided to input a plurality of reference voltages and decode each corresponding to a predetermined membership function, and the output is compared with an analog input signal, and the A/D converter itself is , by outputting fuzzy inference results (or intermediate results) in digital quantities according to analog input signals, fuzzy inference
This allows the overall configuration of the controller to be simplified.
なお、上記の各デコーダ・ブロックは、例えば、後記第
2図(b)に示すように、一つのデジタル量について対
応するアナログ量が複数存在する多価関数(例えば2価
関数)の特性を有し、また、第2図(c)に示すように
、複数のデコーダ・ブロックのうちの隣あったもののア
ナログ量が重なりあった特性を有する。Each decoder block described above has, for example, the characteristic of a multivalued function (for example, a bivalued function) in which there are multiple analog quantities corresponding to one digital quantity, as shown in FIG. 2(b) below. Furthermore, as shown in FIG. 2(c), the analog quantities of adjacent decoder blocks overlap each other.
第1図は、本発明の一実施例のブロック図である。 FIG. 1 is a block diagram of one embodiment of the present invention.
第工図の回路は、1!電圧1a、・・・lcn・・・を
出力する基準電圧発生器1aと、デコーダ・ブロック1
b□、1b2.・・・lbnと、コンパレータ回路2と
、アップ・ダウン・カウンタ5と、出力ラッチ回路6と
から構成されている。また、1 c、 、 1 c2
、・・・lcnはそれぞれデコーダ・ブロック1b□、
lb2、・・・lboの出力を示す。なお、第工図
には記載していないが、制御用の論理回路が若干必要で
ある。The circuit in the engineering drawing is 1! A reference voltage generator 1a that outputs voltages 1a, . . . lcn, and a decoder block 1
b□, 1b2. ...lbn, a comparator circuit 2, an up/down counter 5, and an output latch circuit 6. Also, 1 c, , 1 c2
,...lcn are decoder blocks 1b□, respectively.
lb2, . . . shows the output of lbo. Although not shown in the engineering drawings, some control logic circuits are required.
また、上記のデコーダ・ブロックlb、は第2図(a)
に示すような構成になっている(詳細後述)。Moreover, the above decoder block lb is shown in FIG. 2(a).
The configuration is as shown in (details will be described later).
次に作用を説明する。Next, the effect will be explained.
まず、第3図に基づいてファジィ推論の概略を説明する
。First, an outline of fuzzy inference will be explained based on FIG.
第3図に示すように、ファジィ推論では複数の1f−t
hen形式のルールを考える。また、この場合は、二つ
のルール(rule 1 、 rule 2 )を例と
して説明する。As shown in Figure 3, in fuzzy inference, multiple 1f-t
Consider a hen-style rule. Further, in this case, two rules (rule 1 and rule 2) will be explained as an example.
第3図において、X、、X2は入力信号であり、具体的
にはセンサ信号等である。yは出力信号であり、具体的
にはアクチュエータ制御信号むどである。また、A )
1〜A 2 、はファジィ量であり、具体的には「少
し大きい」 「やや少々い」などのあいまいな表現を表
わしている。そしてAo、〜A 23は図示のようなx
l、x2、yの関数で表現され、メンバーシップ関数と
呼ばれる。メンバーシップ関数の横軸はX工、Xz−:
/であるが、縦軸はグレードgと呼んで、あいまいさの
度合を表わす。グレードを規格化すると、g=lはあい
まいさのない集合であり、g=Qはその集合に含まれて
いないことを示す。ルールに応じてメンバーシップ関数
によって表現すると図示のようになる。In FIG. 3, X, , X2 are input signals, specifically sensor signals and the like. y is an output signal, specifically an actuator control signal. Also, A)
1 to A 2 are fuzzy quantities, and specifically represent ambiguous expressions such as "a little big" and "a little big." And Ao, ~A 23 is x as shown
It is expressed as a function of l, x2, and y, and is called a membership function. The horizontal axis of the membership function is X-, Xz-:
/, but the vertical axis is called grade g and represents the degree of ambiguity. Normalizing the grade indicates that g=l is an unambiguous set, and g=Q is not included in that set. When expressed by membership functions according to the rules, it becomes as shown in the figure.
ここで、入力信号にx、=x、 、 x、=x、@と
いう値が入ると、各々のメンバーシップ関数に従ってグ
レードgが出る。推論の方法としては、各々のルールで
前件部のグレートビの最小gTを求め(grxとgrz
)、後件部のメンバーシップ関数をg’rでカットする
。カットされた各々のyのメンバーシップ関数を合成(
最大値の線)し、最後に合成されたメンバーシップの重
心を求めて出力値yoを算出する。なお、この算出方法
の詳細は。Here, when the values x,=x, , x,=x, @ are input to the input signal, a grade g is output according to each membership function. The inference method is to find the minimum gT of the great value of the antecedent part using each rule (grx and grz
), the membership function of the consequent part is cut by g'r. Combine the membership functions of each cut y (
(maximum value line), and finally find the center of gravity of the combined membership to calculate the output value yo. The details of this calculation method are as follows.
「日経エレクトロニクス、Na2S2、pp、160J
等に記載されている。“Nikkei Electronics, Na2S2, pp, 160J
It is described in etc.
出力値yoを求める操作(非ファジィ化)は上記の他に
も種々の方法があり1例えば、後件部のメンバーシップ
関数のg=1の値y□、y2とグレードgT、−gTx
とにより・
gTx+gTz
のように平均をとっても良い非ファジィ化ができる。第
3図はこの方法を用いた場合を例示している。なお、こ
の方法に関しては、例えば、「インターナショナルワー
クショップオン ファジィシステムアプリケーションズ
(”InternationalWorkshop
on Fuzzy System Applicati
ons、” 198g。There are various methods for calculating the output value yo (defuzzification) in addition to the above. For example, the values y□, y2 of g=1 of the membership function of the consequent part and the grades gT, -gTx
Accordingly, it is possible to defuzzify by taking the average like gTx+gTz. FIG. 3 illustrates the case where this method is used. Regarding this method, for example, "International Workshop on Fuzzy System Applications"
on Fuzzy System Application
ons,” 198g.
ρp、252−253.) Jに記載されている。ρp, 252-253. ) is described in J.
本発明のA/D変換器の役割は、アナログ入力信号(x
zoやx2°)が入力された時に、メンバーシップ関数
に従ってそのグレードgTをデジタル信号で出力するこ
とにある。The role of the A/D converter of the present invention is to provide an analog input signal (x
The purpose is to output the grade gT in the form of a digital signal according to the membership function when the input signal (zo, x2°) is input.
次に、第1図の回路の動作について説明する。Next, the operation of the circuit shown in FIG. 1 will be explained.
まず、基準電圧発生器1aから出力される一群の、U*
、tt圧1a□、・・・lan・・・のうちの一つをデ
コーダ・ブロックlb、、 lb2、・・・lb、を介
して、その出力I C,、I C2、・・・1cnとし
て取り出し、コンパレータ回路2の入力1cに入れ、変
換すべき入力アナログ信号3と上記の基準電圧とをコン
パレータ回路2で比較する。そして取り出す基準電圧を
変え(詳細後述)、コンパレータ回路2が反転するまで
上記の動作を繰り返す。First, a group of U* output from the reference voltage generator 1a
, tt pressure 1a□, . The input analog signal 3 to be converted is compared with the above-mentioned reference voltage by the comparator circuit 2. Then, the reference voltage to be taken out is changed (details will be described later), and the above operation is repeated until the comparator circuit 2 is inverted.
コンパレータ回路2の出力(リセット信号2b)が立上
がると、アップ・ダウン・カウンタ5はその出力を出力
ラッチ回路6に送出し、かつリセットされる。When the output of the comparator circuit 2 (reset signal 2b) rises, the up/down counter 5 sends its output to the output latch circuit 6 and is reset.
上記の出力ラッチ回路6の出力8が、アナログ入力(8
号3に対応するデジタル信号である。The output 8 of the above output latch circuit 6 is the analog input (8
This is a digital signal corresponding to No. 3.
この出力8がメンバーシップ関数によるグレードに対応
するためには、デコーダ・ブロックlb、、1b2.・
・・lb、を工夫する必要がある。第1図にはデコーダ
・ブロック1b□、1b2、・・・1bnの各々にメン
バーシップ関数の形が模式的に書いである。In order for this output 8 to correspond to the grade according to the membership function, decoder blocks lb, 1b2 .・
... lb, it is necessary to devise some measures. In FIG. 1, the shapes of membership functions are schematically drawn for each of decoder blocks 1b□, 1b2, . . . 1bn.
なお、デコーダブロック間に入力の重複があるのは、メ
ンバーシップ関数間に重なりがあるからである。Note that the reason why there is input overlap between decoder blocks is because there is overlap between membership functions.
メンバーシップ関数のレベルはN個あり1例えば、N=
7ならば〔■負に大きい、■負に普通。There are N levels of membership functions.1For example, N=
If it is 7, then [■ Negatively large, ■ Negatively normal.
■負に小さい、■はぼゼロ、■正に小さい、■正に普通
、■正に大きい〕の7種に対応する。It corresponds to seven types: ■negatively small, ■zero, ■positively small, ■positively normal, and ■positively large].
上記のN個のレベルは、N個のデコーダ・ブロック1
bx 、 1 b2.・・・lb、に1対1に対応す
る。The above N levels are N decoder blocks 1
bx, 1 b2. ...lb, in one-to-one correspondence.
また、セレクト信号7(d)がデコーダ・ブロックを選
択する信号(外部回路、例えばマイクロコンピュータ等
から与えられる)であり、アップ・ダウン・カウンタ5
から出力されるデコード信号5bがデコーダ・ブロック
内の選択をする信号である。なお、第1図の回路では、
デコーダ・ブロックは各々3ビツトのデコード信号5b
(a、b。Further, the select signal 7(d) is a signal for selecting the decoder block (given from an external circuit, for example, a microcomputer, etc.), and is a signal for selecting the decoder block.
The decode signal 5b output from the decoder block is a signal for selecting within the decoder block. In addition, in the circuit of Fig. 1,
Each decoder block receives a 3-bit decode signal 5b.
(a, b.
C)で動作する。C).
次に、デコーダ・ブロックは第2図(a)に示すごとき
構成を有する。Next, the decoder block has a configuration as shown in FIG. 2(a).
第2図(a)において、デコーダ・ブロックlb、は、
3ビツトのデコード信号(a、b、c)とセレクト信号
7 (dn)で制御される。もちろん、必要に応じてビ
ット数は大きくできる。In FIG. 2(a), the decoder block lb is
It is controlled by a 3-bit decode signal (a, b, c) and a select signal 7 (dn). Of course, the number of bits can be increased if necessary.
すなわち、上記3ビツトの信”;’7 (a 、b 、
c )のうち2ビツト(a、b)でグレードが(Ol
o)から(1,1)まで指定される。また、1ビツト(
C)で、メンバーシップ関数mが二値関数であるときに
上側か下側かを選ぶ。また、セレクト信号(d、1)で
、このデコーダ・ブロックlb、が選ばれる。In other words, the above 3-bit belief ";'7 (a , b ,
c), the grade is (Ol) for 2 bits (a, b)
o) to (1,1). Also, 1 bit (
In C), when the membership function m is a binary function, choose whether it is on the upper side or the lower side. Further, this decoder block lb is selected by the select signal (d, 1).
また、丸印で示した伝送ゲート9は、信号が+1 Hi
g h 11のときに導通状態であり、デコード信号(
a、b、c)およびセレクト信号(dn)に応じて選択
されたアナログ信号が出力1cnに出る。In addition, the transmission gate 9 indicated by a circle has a signal of +1 Hi
It is in a conductive state when g h 11, and the decode signal (
a, b, c) and the selected analog signal according to the select signal (dn) is output to output 1cn.
例えばグレード(1、O)に対応する上側のアナログ量
が出力1cnに出され、コンパレータ回路2でアナログ
信号3と比較される。For example, the upper analog quantity corresponding to grade (1, O) is output to the output 1cn and compared with the analog signal 3 in the comparator circuit 2.
また、上記の各デコーダ・ブロックは、例えば、第2図
(b)に示すように、一つのデジタル量について対応す
るアナログ量が複数存在する多価関数の特性を有し、ま
た、第2図(c)に示すように、複数のデコーダ・ブロ
ックのうちの隣あったもののアナログ量が重なりあった
特性を有する。Furthermore, each of the decoder blocks described above has, for example, the characteristic of a multivalued function in which a plurality of analog quantities correspond to one digital quantity, as shown in FIG. As shown in (c), adjacent decoder blocks have a characteristic in which the analog amounts of adjacent decoder blocks overlap.
なお、第2図(b)、(c)においては、放物線状の2
価関数の場合を例示したが、折線状のような他の形状の
特性や3価関数以上の場合もある。In addition, in FIGS. 2(b) and (c), the parabolic 2
Although the case of a valence function is illustrated, other shapes such as a polygonal line or a trivalence function or more may also be used.
上記のようにデコーダ・ブロックを構成することにより
、選択されたメンバーシップ関数mのグレードに対応す
るアナログ量を出力することが出来、出力ラッチ回路6
の出力信号8がアナログ入力信号3(例えばX8°)に
対応するグレードになる。By configuring the decoder block as described above, it is possible to output an analog quantity corresponding to the grade of the selected membership function m, and the output latch circuit 6
The output signal 8 of is the grade corresponding to the analog input signal 3 (for example, X8°).
いろいろな型のメンバーシップ関数を用いたい場合の方
法としては、(i)デコーダ・ブロックをすべての種類
について用意しておく、(ii)デコーダ部をEPRO
M等でプログラムできるようにする、などが考えられる
。If you want to use membership functions of various types, the following methods are available: (i) Prepare decoder blocks for all types, (ii) EPRO the decoder block.
A possible solution would be to make it programmable using M or the like.
次に、第5図は、上記のごときA/D変換器を用いてフ
ァジィ・チップあるいはファジィ・プロセッサを構成し
た例を示すブロック図である。Next, FIG. 5 is a block diagram showing an example of constructing a fuzzy chip or a fuzzy processor using the above-mentioned A/D converter.
まず、第5図(a)は、各々のルールを時分割で推論す
る方式である。この方式では、規模はルールの数に依ら
ないが、推論速度は遅くなる。First, FIG. 5(a) shows a method in which each rule is inferred in a time-division manner. In this method, the scale does not depend on the number of rules, but the inference speed becomes slow.
第5図(a)において、サンプル・ホールドによってア
ナログ入力信号X1.X2°を入力し。In FIG. 5(a), the analog input signal X1. Enter X2°.
それぞれ本発明のA/D変換器11、°11′に入力す
る。また、制御回路13により、まずルール↓のメンバ
ーシップ関数が信号d□、d2、d、で選択される。後
件部については、デジタル回路14により、グレード1
の座1’Jytだけ出力されれば十分である。この場合
はy I= d 3で良い。The signals are respectively input to the A/D converters 11 and 11' of the present invention. Further, the control circuit 13 first selects the membership function of the rule ↓ using the signals d□, d2, and d. Regarding the consequent part, the digital circuit 14 makes it grade 1.
It is sufficient to output only 1'Jyt. In this case, y I = d 3 is sufficient.
次に、A/D変換器11.↓1′で変換されたグレ′−
ドgt(図では6ビツトとしている)は最小値回路12
で最小のものgt工が選ばれ、非ファジィ化回路15に
入力されて記憶される。なお、外部から他のデジタルの
gTの入力があれば、この6ビツトバスに入力すればよ
い。Next, the A/D converter 11. ↓Gray′- converted by 1′
gt (6 bits in the figure) is the minimum value circuit 12
The smallest gt is selected and input to the defuzzification circuit 15 and stored. Note that if there is any other digital gT input from the outside, it can be input to this 6-bit bus.
次に、ルール2について制御回路13がメンタく一シッ
プ関数を指定し、同様にA/D変換でグレー16丁2が
非ファジィ化回路15に入力される。Next, for rule 2, the control circuit 13 specifies the Mentorship function, and similarly, the gray 16-2 is input to the defuzzification circuit 15 through A/D conversion.
上記(7)動作により、非ファジィ化回路15には。As a result of the above operation (7), the defuzzification circuit 15 has the following.
yl、yz、gTl、g’rz力Sデジタルで人力され
たことになり、前記(1)式に従ってy、を計算し、D
/A変換すると、推論結果としてのアナログ出力y′″
が得られる。yl, yz, gTl, g'rz force S is digitally manually calculated, y is calculated according to equation (1) above, and D
/A conversion, analog output y′″ as the inference result
is obtained.
次に、第5図(b)に示した回路は、ルール毎にA/D
変換変換土工1.11−2.11−3.1↓−4を設け
た構成である。この構成によれば高速処理が可能である
。Next, the circuit shown in FIG. 5(b) has an A/D
This is a configuration with conversion conversion earthwork 1.11-2.11-3.1↓-4. This configuration allows high-speed processing.
次に、第4図は、本発明のA/D変換器の他の実施例の
ブロック図である。Next, FIG. 4 is a block diagram of another embodiment of the A/D converter of the present invention.
この実施例は、デコーダ・ブロックlb1、lb2、・
・・lbnの出力を上側と下側とで二つに分けて2出力
とし、それぞれにコンパレータ回路2とコンパレータ回
路2′とを接続し、その出力2a’ 2aの論理和
をOR回路10で求め、それをラッチ・リセット信号2
Cとするものである。This embodiment includes decoder blocks lb1, lb2, .
...The output of lbn is divided into two outputs on the upper side and the lower side, and the comparator circuit 2 and the comparator circuit 2' are connected to each of them, and the logical sum of the outputs 2a' and 2a is calculated using the OR circuit 10. , it is latched and reset signal 2
C.
この構成においては、デコーダ・ブロックの出力を2つ
に分けたため、デコーダ信号5bは(a、b)の2ビツ
トで良く、デコーダはダウン(あるいはアップ)カウン
タ5′で行なわれる。このように構成すれば、比較が並
列で行なわれ、A/D変換速度を約2倍に向上させるこ
とが出来る。In this configuration, since the output of the decoder block is divided into two, the decoder signal 5b only needs to be two bits (a, b), and decoding is performed by a down (or up) counter 5'. With this configuration, comparison is performed in parallel, and the A/D conversion speed can be approximately doubled.
なお、さらにコンパレータ回路を増やして並列化すれば
、さらに高速化が可能であるが、素子数。It is possible to further increase the speed by increasing the number of comparator circuits and parallelizing them, but the number of elements increases.
消費電力は増大する。Power consumption increases.
以上のように1本発明のA/D変換器を用いれば、A/
D変換の変換時間内に自動的にファジィ量になるので、
第7図や第8図に示したような従来例に比べて、メンバ
ーシップ関数をメモリから読み出す時間(メモリのアク
セス時間)だけ高速になり、アナログ入力がある場合の
ファジィ推論回路を高速化することが出来る。As described above, if the A/D converter of the present invention is used, the A/D converter of the present invention can be used.
Since it automatically becomes a fuzzy quantity within the conversion time of D conversion,
Compared to the conventional examples shown in Figures 7 and 8, the time to read the membership function from memory (memory access time) is faster, speeding up the fuzzy inference circuit when there is an analog input. I can do it.
以上説明してきたように、この発明によれば、アナログ
入力信号に応じてメンバーシップ関数に対応したグレー
ド数をデジタル量で出力するように構成したことにより
、メンバーシップ関数を参照する時間だけ高速化するこ
とが出来、かつ、アナログ入力に対してデジタル処理を
主体とするファジィ・チップあるいはファジィ・プロセ
ッサを簡単な構成で実現することが出来る。そのため高
速化・低消費電力化に対応可能なシステムを構築するこ
とが出来る。という効果が得られる。As explained above, according to the present invention, the grade number corresponding to the membership function is output as a digital quantity according to the analog input signal, thereby speeding up the time required to refer to the membership function. In addition, a fuzzy chip or a fuzzy processor that mainly performs digital processing on analog input can be realized with a simple configuration. Therefore, it is possible to construct a system that can handle higher speeds and lower power consumption. This effect can be obtained.
第1図は本発明の第↓の実施例のブロック図。
第2図はデコーダ・ブロックの一実施例の回路図および
特性図、第3図はファジィ推論を説明するための特性図
、第4図は本発明の第2の実施例のブロック図、第5図
は本発明のA/D変換器を使用したファジィ・チップの
ブロック図、第6図は従来のA/D変換器の一例図、第
7図および第8図は従来のファジィ・コントローラの一
例のブロック図である。
〈符号の説明〉
1・・・D/Aコンバータ
2・・・コンパレータ回路
3・・・アナログ入力電圧
4・・・制御回路
5・・・アップ・ダウン・カウンタ
6・・・出力ラッチ
7・・・デコーダ・ブロックのセレク
8・・・デジタル出力信号
9・・・アナログ伝送ゲート
O・・論理和ゲート
ト信号FIG. 1 is a block diagram of the second embodiment of the present invention. FIG. 2 is a circuit diagram and characteristic diagram of one embodiment of the decoder block, FIG. 3 is a characteristic diagram for explaining fuzzy inference, FIG. 4 is a block diagram of the second embodiment of the present invention, and FIG. The figure is a block diagram of a fuzzy chip using the A/D converter of the present invention, FIG. 6 is an example of a conventional A/D converter, and FIGS. 7 and 8 are examples of a conventional fuzzy controller. FIG. <Explanation of symbols> 1...D/A converter 2...Comparator circuit 3...Analog input voltage 4...Control circuit 5...Up/down counter 6...Output latch 7...・Decoder block select 8...Digital output signal 9...Analog transmission gate O...OR gate signal
Claims (1)
ンタの出力に応じて制御され、上記複数の基準電圧を入
力してそれぞれ所定のメンバーシップ関数に対応してデ
コードする複数のデコーダ・ブロックと、 デジタル信号に変換すべきアナログ入力信号と上記デコ
ーダ・ブロックの出力信号との大小比較を行なう一つあ
るいは複数のコンパレータ回路と、該コンパレータ回路
の出力あるいは該出力の論理和出力のエッヂに同期して
リセットされるカウンタと、 該カウンタの出力をラッチし、デジタル出力信号として
出力するラッチ回路と、 を備えたことを特徴とするアナログ/デジタル変換器。[Claims] A reference voltage generator that generates a plurality of reference voltages, and a reference voltage generator that is controlled according to the output of the following counter, inputs the plurality of reference voltages, and decodes each of the plurality of reference voltages corresponding to a predetermined membership function. a plurality of decoder blocks; one or more comparator circuits for comparing the magnitude of an analog input signal to be converted into a digital signal with an output signal of the decoder block; and an output of the comparator circuit or a logical sum of the outputs. An analog/digital converter comprising: a counter that is reset in synchronization with an edge of an output; and a latch circuit that latches the output of the counter and outputs it as a digital output signal.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1172961A JPH0834429B2 (en) | 1989-07-06 | 1989-07-06 | Fuzzy inference circuit including analog / digital converter |
US07/540,591 US5184131A (en) | 1989-07-06 | 1990-06-20 | A-d converter suitable for fuzzy controller |
DE4021221A DE4021221A1 (en) | 1989-07-06 | 1990-07-04 | A / D converter that is suitable for multi-value logic |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1172961A JPH0834429B2 (en) | 1989-07-06 | 1989-07-06 | Fuzzy inference circuit including analog / digital converter |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0338922A true JPH0338922A (en) | 1991-02-20 |
JPH0834429B2 JPH0834429B2 (en) | 1996-03-29 |
Family
ID=15951570
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1172961A Expired - Lifetime JPH0834429B2 (en) | 1989-07-06 | 1989-07-06 | Fuzzy inference circuit including analog / digital converter |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0834429B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101681963B1 (en) * | 2016-04-11 | 2016-12-02 | 주식회사 오에이티엠엔씨 | Spray Patching Equipment Using Screened Reclaimed Asphalt Pavement(RAP) For Repairing Damaged Road Surface |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57186826A (en) * | 1981-05-13 | 1982-11-17 | Ohkura Electric Co Ltd | Analog-to-digital converter |
JPS61107236U (en) * | 1985-10-11 | 1986-07-08 | ||
JPS63123222A (en) * | 1986-11-13 | 1988-05-27 | Omron Tateisi Electronics Co | Membership function generating circuit |
-
1989
- 1989-07-06 JP JP1172961A patent/JPH0834429B2/en not_active Expired - Lifetime
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Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
Publication number | Publication date |
---|---|
JPH0834429B2 (en) | 1996-03-29 |
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