JPH0338830A - Semiconductor device - Google Patents

Semiconductor device

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JPH0338830A
JPH0338830A JP17509389A JP17509389A JPH0338830A JP H0338830 A JPH0338830 A JP H0338830A JP 17509389 A JP17509389 A JP 17509389A JP 17509389 A JP17509389 A JP 17509389A JP H0338830 A JPH0338830 A JP H0338830A
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capacitance
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layers
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Abstract

PURPOSE:To realize a high integration and a high speed without lowering reliability by a method wherein a low-capacity wiring layer is constituted of wiring layers in mutually perpendicular directions at an upper layer and a high-density wiring layer is constituted of wiring layers which are situated at the lower part than the upper layer. CONSTITUTION:A low-capacity wiring layer is constituted of wiring layers M13, M14 in mutually perpendicular directions at an upper layer; a high-density wiring layer is constituted of wiring layers M11, M12 which are situated at the lower part than the upper layer. Consequently, high speed is realize without causing an electromigration phenomenon at the low-capacity wiring layers M13, M14 at the upper layer; on the other hand, a high integration is realized at the high-density wiring layers M11, M12 at the lower part than the upper layer. Thereby, the high integration and the high speed are realized simultaneously without lowering reliability.

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は、半導体装置に適用して有効な技術に関するも
ので、例えば、電気的信号を扱う配#X層が4層以上積
層された半導体装置に利用して有効な技術に関するもの
である。
Detailed Description of the Invention [Industrial Application Field] The present invention relates to a technology that is effective when applied to semiconductor devices. It relates to techniques that are effective for use in devices.

[従来の技術] 近年においては、LSIの高集積化の要請から、従来の
縦横に走る(互いに直交する)2層の配線層の上にさら
に配線層を積層し、3層配線構造としたものが現れてき
ている。
[Prior art] In recent years, due to the demand for higher integration of LSIs, a three-layer wiring structure has been created by stacking further wiring layers on top of the conventional two-layer wiring layers running vertically and horizontally (orthogonally to each other). is emerging.

この3層配線構造の半導体装置については、例えば、Y
、 5uehiro et al“A 1.20に−G
ATIE USA[lLE CMO5SEA OF G
ATES PACKING 1.3M TRANSIS
TOR5”、CICC1,988,p、20.5.2に
記載されている。
For a semiconductor device with this three-layer wiring structure, for example, Y
, 5uehiro et al “A 1.20-G
ATIE USA [lLE CMO5SEA OF G
ATES PACKING 1.3M TRANSIS
TOR5'', CICC 1,988, p, 20.5.2.

この記載によると、第1N配線M1の配線間ピッチP1
は2.9μm、第2層配線M2の配線間ピッチP2は3
.8μm、第3層配線M3の配線間ピッチP3は5.8
μmとなっており、最上層の第3層配線M3の配線間ピ
ッチP3は他の2層Ml、M2の配線層のそれよりも長
く低容量配線となっていることから、配線長の長い信号
配線やクロック配線に使われていると考えられる。ここ
で、各々の配線層Ml、M2.M3の配線方向について
は明確な記載がないが、第2層配線4M3の配線間ピッ
チP3が第1層配線M1の配線間ピッチP1の2倍とな
っており、配線をしやすくすべく第1層配線層M1と第
2層配線4M2とは通常直交させるので、第15図、第
16図、第上7図にそれぞれ示されるように、第1層配
線M1と第3層配線M3が同一方向の配線を受は持ち、
第2層配線M2がこれら第1N配線M1、第3層配線M
3と直交する方向の配線を受は持っているものと考えら
れる。
According to this description, the inter-wiring pitch P1 of the first N-th wiring M1
is 2.9 μm, and the inter-wire pitch P2 of the second layer wiring M2 is 3
.. 8 μm, and the inter-wiring pitch P3 of the third layer wiring M3 is 5.8
μm, and the inter-wiring pitch P3 of the third-layer wiring M3 on the top layer is longer than that of the other two wiring layers Ml and M2, making it a low-capacitance wiring. It is thought to be used for wiring and clock wiring. Here, each wiring layer Ml, M2 . Although there is no clear description regarding the wiring direction of M3, the pitch P3 between the wirings of the second layer wiring 4M3 is twice the pitch P1 between the wirings of the first layer wiring M1. Since the layer wiring layer M1 and the second layer wiring 4M2 are usually perpendicular to each other, the first layer wiring M1 and the third layer wiring M3 are in the same direction as shown in FIG. 15, FIG. 16, and FIG. 7, respectively. The receiver has the wiring of
The second layer wiring M2 is the 1N wiring M1 and the third layer wiring M2.
It is thought that the Uke has wiring in a direction perpendicular to 3.

配線の材料および配線間(配線NMlとM2との間、M
2とM3との間)の層間絶縁膜の膜厚についても記載が
ないが、この層間絶縁膜厚については、文献T、 Ko
bayashi“DLN/TLM Compatibl
e 1゜0μm Gate Array tiith 
0ver 100K Llsable Gates 。
Wiring material and wiring (between wiring NMl and M2, M
There is no description of the thickness of the interlayer insulating film (between M2 and M3), but this interlayer insulating film thickness is described in Documents T and Ko
bayashi“DLN/TLM Compatible
e 1゜0μm Gate Array tiith
0ver 100K Llsable Gates.

CICC1988,p、20.9.1によるとおよそ、
第1層配線M1と第2層配線M2との間の層間絶縁膜3
の膜厚′F1と、第2層配線M2と第3層配線M3との
間の層間絶縁膜4の膜厚1゛2はいずれも1.0μm程
度になっており、その膜厚Tl、T2はそれぞれ等しい
ものとされている。
According to CICC 1988, p. 20.9.1, approximately
Interlayer insulating film 3 between first layer wiring M1 and second layer wiring M2
The film thickness 'F1' of the interlayer insulating film 4 between the second layer wiring M2 and the third layer wiring M3 are both about 1.0 μm, and the film thicknesses Tl and T2 are approximately 1.0 μm. are considered to be equal.

なお、符号1は半導体基板を、2は半導体基板lと第1
層配線M1との間の絶縁膜を、5は第3層配mMa上の
パッシベーション膜をそれぞれ示している。
Note that 1 represents the semiconductor substrate, and 2 represents the semiconductor substrate l and the first
Reference numeral 5 indicates an insulating film between the layer wiring M1 and a passivation film on the third layer wiring MMa.

[発明が解決しようとする課題] しかしながら、上記構成の半導体装置においては以下の
問題点がある。
[Problems to be Solved by the Invention] However, the semiconductor device having the above configuration has the following problems.

すなわち、上記半導体装置において高速化を図るべく配
線の電流密度を高く(増加)すると、エレクトロマイグ
レーション現象が生し、信頼性の低下を招くという問題
点がある。
That is, when the current density of the wiring is increased (increased) in order to increase the speed of the semiconductor device, an electromigration phenomenon occurs, resulting in a decrease in reliability.

ここで、上述のように配線間ピッチを単に広げれば多少
なりとも配線容量は低減され、電流密度を増加すること
なく、すなわち信頼性を低下することなく高速化を若干
図ることが可能となるが充分ではなく、しかも高集積化
を図ることは難しくなる。
Here, as mentioned above, if the pitch between wires is simply widened, the wire capacitance will be reduced to some extent, and it will be possible to achieve a slight increase in speed without increasing the current density, that is, without reducing reliability. This is not sufficient, and furthermore, it becomes difficult to achieve high integration.

この問題は3層以下の配線構造を備える半導体装置にお
いてはそれほど問題とならないが、特に、今後増えるで
あろう4層以上の多層配線を備える半導体装置にとって
は非常に問題となる。
Although this problem is not so much of a problem in semiconductor devices having a wiring structure of three or less layers, it becomes a serious problem especially for semiconductor devices having multilayer wiring of four or more layers, which will increase in the future.

本発明は係る問題点に鑑みなされたものであって、信頼
性の低下を引き起こすことなく、高集積化と高速化が同
時に図られた半導体装置を簡易に提供することを主目的
としている。
The present invention has been made in view of the above problems, and its main purpose is to easily provide a semiconductor device that is simultaneously highly integrated and high-speed without causing a decrease in reliability.

[課題を解決するための手段] 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
[Means for Solving the Problems] Representative inventions disclosed in this application will be summarized as follows.

すなわち、電気的信号を扱う配線層が4層以上ffR層
された半導体装置において、上層の互いに直交する方向
の配線層を低容量配線層に、該上層より下方の配線層を
高密度配線層にそれぞれなるよう構成したものである。
That is, in a semiconductor device having four or more ffR wiring layers for handling electrical signals, the wiring layers in the upper layer in directions orthogonal to each other are made into low-capacitance wiring layers, and the wiring layers below the upper layer are made into high-density wiring layers. They are configured to be different from each other.

[作用] 上記した手段によれば、上層の互いに直交する方向の配
線層を低容量配線層に、該上層より下方の配線層を高密
度配線層にそれぞれなるよう構成したので、上層の低容
量配線層においてはエレクトロマイグレーション現象を
生ぜしめることなく高速化が、一方該」二層より下方の
高密度配線層!層においては高集積化がそれぞれ図れる
という作用により、信頼性の低下を引き起こすことなく
高集積化、高速化を同時に図るという」二線目的が達成
されることになる。
[Function] According to the above-mentioned means, the wiring layers in the upper layer in the mutually orthogonal directions are configured to be low-capacitance wiring layers, and the wiring layers below the upper layer are configured to be high-density wiring layers. In the wiring layer, the speed can be increased without causing electromigration, but on the other hand, the high-density wiring layer below the second layer! Because each layer can be highly integrated, the dual purpose of achieving high integration and high speed at the same time without deteriorating reliability can be achieved.

また、上層の低容量配線層は互いに直交する方向の配線
層により構成されているので、該低容量配線層を自由度
を大きくして配線できるという作用により、配線のDA
(デザインオートメーション)化が容易となり、簡易に
製造するという上記目的が達成されることになる。
In addition, since the upper low-capacitance wiring layer is composed of wiring layers in directions perpendicular to each other, the low-capacitance wiring layer can be wired with a greater degree of freedom.
(design automation) becomes easy, and the above-mentioned purpose of simple manufacturing is achieved.

[実施例] 以下、本発明の実施例を図面を参照しながら説明する。[Example] Embodiments of the present invention will be described below with reference to the drawings.

第工図、第2図、第3図には本発明に係る半導体装置の
実施例が示されている。その概要を説明すれば次のとお
りである。
Embodiments of the semiconductor device according to the present invention are shown in FIG. 1, FIG. 2, and FIG. 3. The outline is as follows.

第1図、第2図、第3図において、符号11は半導体基
板を示しており、この半導体基板1】」―には絶縁膜1
2を介して第1層配線Mllが、この第1層配線M1.
1上には第上の層間#l!1縁膜13を介して第2N配
線M 1.2が、この第2層配線M12」二には第2の
層間絶縁膜14を介して第3層配線M工3が、この第3
M配線M13上には第3の層間絶縁膜上5を介して第4
層配線M14がそれぞれ形成されており、該第4層配@
M14上にはパッシベーション膜16が形成されている
。上記第1層配線Mll及び第3層配線M13、第2層
配線M12及び第4層配線M 1.4はそれぞれ同方向
を向いており、第1N配線Mll及び第3層配、mM1
3と、第2層配線M12及び第4層配線M 1.4とは
互いに直交する方向を向くよう配置されている。
In FIGS. 1, 2, and 3, the reference numeral 11 indicates a semiconductor substrate, and this semiconductor substrate 1'' has an insulating film 1.
The first layer wiring Mll is connected to the first layer wiring M1.2 via the first layer wiring M1.2.
On top of 1 is the upper layer #l! The second layer wiring M1.2 is connected to the second layer wiring M12 through the first edge film 13, and the third layer wiring M1.2 is connected to the third layer wiring M1.2 through the second interlayer insulating film 14.
A fourth wire is placed on the M wire M13 via the third interlayer insulating film 5.
Layer wiring M14 is formed respectively, and the fourth layer wiring @
A passivation film 16 is formed on M14. The first layer wiring Mll, the third layer wiring M13, the second layer wiring M12, and the fourth layer wiring M1.4 face the same direction, and the first layer wiring Mll and the third layer wiring M1.4 face the same direction.
3, the second layer wiring M12, and the fourth layer wiring M1.4 are arranged so as to face directions perpendicular to each other.

ここで、第1層配線Mllの配線間ピッチPi1及び第
2M配線M12の配線間ピッチP↓2はそれぞれ3μm
に、第3層配線M13の配線間ピッチP13及び第4層
配線M 1.4の配線間ピンチP14はそれぞれ6μm
になっており、上層の配線層の配線間ピッチ、すなわち
第3層配線M13=7− の配線間ピッチP 1.3及び第4層配線M 1.4の
配線間ピッチP14は上層の配線層より下方の配線層の
配線間ピッチ、すなわち第1層配線Mllの配線間ピッ
チpH及び第2層配線M 1.2の配線間ピッチP12
の2倍となっている。
Here, the inter-wiring pitch Pi1 of the first layer wiring Mll and the inter-wiring pitch P↓2 of the second M wiring M12 are each 3 μm.
In addition, the inter-wiring pitch P13 of the third layer wiring M13 and the inter-wiring pinch P14 of the fourth layer wiring M1.4 are each 6 μm.
The inter-wiring pitch of the upper wiring layer, that is, the inter-wiring pitch P 1.3 of the third layer wiring M13 = 7- and the inter-wiring pitch P14 of the fourth layer wiring M 1.4 is the same as that of the upper wiring layer. The inter-wiring pitch of the lower wiring layer, that is, the inter-wiring pitch pH of the first layer wiring Mll and the inter-wiring pitch P12 of the second layer wiring M1.2
It is twice as much.

また、上記第1の層間、11!縁膜13の膜厚T]−1
は1μmに、第2の層間絶縁膜14の膜厚T12及び第
3の層間絶縁膜J5の膜厚T13はそれぞれ2μmにな
っており、上層の配線層の形成された領域の層間絶縁膜
の厚さ、すなわち第2の層間絶縁膜]−4の膜厚T12
及び第3の層間絶縁膜]5の膜厚T 1.3は、それよ
り下方に形成された領域の層間絶縁膜の厚さ、すなわち
第1の層間絶縁膜13の膜厚Tllの2倍となっている
Further, the first interlayer, 11! Thickness T of membrane 13]-1
The thickness T12 of the second interlayer insulating film 14 and the thickness T13 of the third interlayer insulating film J5 are each 2 μm, and the thickness of the interlayer insulating film in the region where the upper wiring layer is formed is 1 μm. , that is, the second interlayer insulating film]-4 film thickness T12
and third interlayer insulating film] 5 is twice the thickness of the interlayer insulating film in the region formed below it, that is, the film thickness Tll of the first interlayer insulating film 13. It has become.

ここで、本発明者は配線の隣接間容量と配線容量を実験
により調べた。その結果が表]及び第4図に示されてい
る。
Here, the inventor investigated the capacitance between adjacent wires and the wire capacitance through experiments. The results are shown in Table 1 and FIG.

表1は配線間ピッチを変えずに層間#@縁膜を厚くした
場合の隣接間容量の比較表である。ここで、AとBはい
ずれも配線幅が1.6μmの平行方向の同層配線である
Table 1 is a comparison table of the capacitance between adjacent layers when the interlayer #@edge film is made thicker without changing the pitch between wires. Here, both A and B are interconnects in the same layer in the parallel direction and each have an interconnect width of 1.6 μm.

同表から明らかなように、配線A、B間のスペース(1
,6μm)を変えずに層間絶縁膜を単に厚くした場合に
は(0,8μmがケース2.3゜2μmがケースl)、
隣接間容量(配線Aの容量に対する配線Aの対8間の容
量)CAB/CTOTALが大きくなってしまうという
ことが分かる。
As is clear from the table, the space between wires A and B (1
, 6 μm) and simply increase the thickness of the interlayer insulating film (0.8 μm is case 2.3, 2 μm is case l),
It can be seen that the adjacent capacitance (the capacitance between the pair of wires A and 8 relative to the capacitance of the wire A) CAB/CTOTAL becomes large.

すなわち、層間絶縁膜を厚くした場合には配線間ピッチ
も大きくしないと隣接間容量が低減できないというのが
導きだされる。また、層間絶縁膜を厚くした場合には全
容量CTOTALに対する隣接配線間容量が大きいため
、配線Aは配線Bからのノイズを受けやすいことが導き
だされる。
That is, it is derived that when the interlayer insulating film is made thicker, the capacitance between adjacent wires cannot be reduced unless the pitch between wires is also increased. Further, when the interlayer insulating film is made thicker, the capacitance between adjacent wires is larger with respect to the total capacitance CTOTAL, so it is derived that the wire A is more susceptible to noise from the wire B.

表  1 また、第4図は配線間ピッチをパラメータとした場合の
層間絶縁膜厚と配線容量との関係図である。
Table 1 FIG. 4 is a diagram showing the relationship between interlayer insulating film thickness and wiring capacitance when the pitch between wirings is used as a parameter.

同図から明らかなように、層間絶縁膜厚を厚くした場合
には配線間ピッチSを比較的長くしなければ配線容量の
低減が良好になされないということが分かる。
As is clear from the figure, when the thickness of the interlayer insulating film is increased, the interconnect capacitance cannot be reduced satisfactorily unless the pitch S between the interconnects is made relatively long.

すなわち配線間ピッチ、層間絶縁膜の厚さのいずれか一
方のみを大きくした場合には、配線容量はあまり低減で
きないということが分かる。
That is, it can be seen that if only either the pitch between the wirings or the thickness of the interlayer insulating film is increased, the wiring capacitance cannot be reduced much.

このように、本発明者の実験によれば、配線間のピッチ
と層間絶縁膜厚とを共に大きくしないと配線層の低容量
化が良好になされないということ。
As described above, according to the inventor's experiments, the capacitance of the wiring layer cannot be effectively lowered unless both the pitch between the wirings and the interlayer insulation film thickness are increased.

また、隣接配線からノイズの影響を受けやすいことが分
かる。
It can also be seen that it is easily affected by noise from adjacent wiring.

ところで、本実施例の半導体装置においては、上層の互
いに直交する方向の配線層(第3M配線M13及び第4
層配線M14)の配線間ピッチP13、PI3をそれぞ
れ長くすると共に、この配線1M13.M14の形成さ
れた領域における第2、第3M間絶縁膜14..15を
厚くしているので、この上層の配置1.N(第3N配A
IM13及び第4層配線M↓4)は極めて低容量の配線
層となっている。また、隣接配線からのノイズも小さく
なっている。
By the way, in the semiconductor device of this example, the wiring layers (the third M wiring M13 and the fourth M wiring M13 and the fourth M wiring M13 and
The inter-wiring pitches P13 and PI3 of the layer wiring M14) are lengthened, respectively, and the wiring 1M13. The second and third inter-M insulating films 14 in the region where M14 is formed. .. 15 is made thicker, this upper layer arrangement 1. N (3rd N distribution A
IM13 and the fourth layer wiring M↓4) are wiring layers with extremely low capacitance. Additionally, noise from adjacent wiring is also reduced.

このように、本実施例の半導体装置の上層においてはエ
レクトロマイグレーション現象を生ぜしぬることなく高
速化を図ることが可能となっている。
In this way, in the upper layer of the semiconductor device of this embodiment, it is possible to increase the speed without causing the electromigration phenomenon.

従って、本実施例においては、これら低容量配線1Ml
3.M14に回路遅延の大きい個所(高速化が望まれる
個所)が優先的に利用されている。
Therefore, in this embodiment, these low capacitance wiring 1Ml
3. For M14, locations with large circuit delays (locations where speeding up is desired) are preferentially used.

しかも配線容量が減少すると配線のCR時定数が短くな
り短いパルスを伝送することが可能になると共に、配線
の充電電流が小さくなり信頼性を向上できることから、
該低容量配線層M13.M14には専らそのような配線
、すなわち短いパルスを伝送する長い配線や、配線容量
の充電のために配線の電流が大きくなり配線の信頼度が
低下する個所が優先的に利用されている。
Furthermore, as the wiring capacitance decreases, the CR time constant of the wiring becomes shorter, making it possible to transmit short pulses, and the charging current of the wiring becomes smaller, improving reliability.
The low capacitance wiring layer M13. M14 is preferentially used for such wiring, that is, long wiring that transmits short pulses, and locations where the wiring current increases to charge the wiring capacitance and the reliability of the wiring decreases.

11− 特に、最上層配線層(本実施例においては第4層配線M
 14. )は、上層になればなるほどレイアウトの関
係から配線間ピッチが大きくなり、しかもその上に配線
層が形成されていないことから配線容量が特に小さくな
っているので、」二線の個所のうち特に問題となる部位
が当て嵌められている。
11- In particular, the top layer wiring layer (in this example, the fourth layer wiring M
14. ), the pitch between the wires increases due to the layout, and since no wiring layer is formed above it, the wiring capacitance is particularly small. The problem area has been identified.

一方、上層の低容量配線層M13.M1.4より下方の
配線層(第1層配線M、 11及び第2層配線M12)
の配線間ピッチpH、P 1.2及びこの配線層Ml 
1.Ml2の形威された領域における第3M間絶縁膜1
4は従来通りそれぞれ短くされている(従来通りの長さ
とされている)ので、この上層より下方の配線層M1.
]、、M12は高密度配線層となっている。
On the other hand, the upper low capacitance wiring layer M13. Wiring layer below M1.4 (first layer wiring M, 11 and second layer wiring M12)
Inter-wiring pitch pH, P 1.2 and this wiring layer Ml
1. Third inter-M insulating film 1 in the region where Ml2 is formed
4 are each shortened as before (the length is the same as before), so that the wiring layers M1 .
], , M12 is a high-density wiring layer.

従って、上層より下方の配線層においては高集積化を図
ることが可能となっている。
Therefore, it is possible to achieve higher integration in the wiring layer below the upper layer.

また、上記低容量配線層M13.M1.4は、例えばア
ルミニウム、銅、銀等により、一方高密度配線層M 1
−1. 、 M 1.2は、例えばタングステン等の高
融点金属によりそれぞれ構成されており、」ニ1? 記低容量配IIA層M13.M14の材質の方が高密度
配線層M1.1.M12の材質より低抵抗となっている
ので、低容量配線層M13.M14における高速化の効
果が高められている。
Further, the low capacitance wiring layer M13. M1.4 is made of aluminum, copper, silver, etc., while high-density wiring layer M1
-1. , M1.2 are each made of a high melting point metal such as tungsten, and "N1?" Low capacity distribution IIA layer M13. The material of M14 is higher than that of the high-density wiring layer M1.1. Since it has a lower resistance than the material of M12, the low capacitance wiring layer M13. The effect of speeding up M14 is enhanced.

しかも、本実施例においては低容量配線層Ml3、Ml
4の断面積を高密度配線層Mll、M12のそれより大
きくなるよう構成しているので、低容量配線層M13.
M14における高速化の効果がさらに高められている。
Moreover, in this embodiment, the low capacitance wiring layers Ml3, Ml
Since the cross-sectional area of the high-density wiring layers Mll and M12 is configured to be larger than that of the low-capacity wiring layers M13.
The effect of speeding up M14 is further enhanced.

また、低容量配線層M13.M14に接続される高密度
配線層Mli、M12は、Ml3.Ml4と同じ電流が
流れるため低容量配線層Ml3゜M 1.4より電流密
度が高くなり、エレクトロマイグレーション現象が生じ
る畏れがあるが、本実施例においては、上記高密度配線
NMII、M1.2の材質(タングステン等の高融点金
属)の方が低容量配線層M13.M14の材質(アルミ
ニウム、銅、銀等)よりエレクトロマイグレーションに
対する強さが強くなっているので、その畏れはなくなっ
ている。
Furthermore, the low capacitance wiring layer M13. The high-density wiring layers Mli and M12 connected to M14 are connected to M13. Since the same current as that of Ml4 flows, the current density will be higher than that of the low-capacitance wiring layer Ml3゜M1.4, and there is a risk that electromigration will occur. The material (high melting point metal such as tungsten) has a lower capacitance than the wiring layer M13. Since the material of M14 (aluminum, copper, silver, etc.) has stronger resistance to electromigration, that fear has disappeared.

このように、本実施例の半導体装置においては、信頼性
の低下を引き起こすことなく、高集積化と高速化を同時
に図ることが可能となっている。
In this manner, in the semiconductor device of this embodiment, it is possible to achieve high integration and high speed at the same time without causing a decrease in reliability.

次にこのように構成される半導体装置の製造方法の一例
を第5図乃至第14図を用いて説明すれば次のとおりで
ある。
Next, an example of a method for manufacturing a semiconductor device configured as described above will be described below with reference to FIGS. 5 to 14.

先ず、第5図に示されるように、FET、バイポーラ等
の能動素子等を集積することになる半導体基板11を用
意する。本発明は配線に関するため基板11の詳細の構
造について記載しない。
First, as shown in FIG. 5, a semiconductor substrate 11 on which active elements such as FETs and bipolar devices are to be integrated is prepared. Since the present invention relates to wiring, the detailed structure of the substrate 11 will not be described.

次に、全面に厚さ1.0μmのBPSG (B。Next, BPSG (B) with a thickness of 1.0 μm was applied to the entire surface.

ron  doped  PSG)をCVD法にて形成
し、950℃の熱処理におけるリフローにより表面の平
坦化を行ないBPSG膜(絶縁膜)12とし、第6図に
示される状態とする。
A BPSG film (insulating film) 12 is formed by forming a BPSG film (ron-doped PSG) by the CVD method, and the surface is flattened by reflow during heat treatment at 950° C., and the state shown in FIG. 6 is obtained.

次いで、公知のホトエツチング法によりBPSG膜12
にコンタクトホール3]を形成し、第7図に示される状
態とする。
Next, the BPSG film 12 is removed by a known photoetching method.
A contact hole 3] is formed in the structure shown in FIG. 7.

次に、全面にTiN膜をスパッタ法で0.1μmの厚さ
に形威し、続いてW(Mo等の高融点金A’3にでも可
)をスパッタ法で0.6μm形成する。
Next, a TiN film is formed on the entire surface by sputtering to a thickness of 0.1 μm, and then W (a high melting point metal A'3 such as Mo can also be used) is formed to a thickness of 0.6 μm by sputtering.

ここで、T i N膜はWと81の反応防止及びl3P
SG膜12との接着性を向上させる働きをしている。積
層膜は上記W等の高融点金属の他、AQやCu合金等で
も良いが、W等の高融点金属は上述のごと<AQ、Cu
、Ag等よりエレクトロマイクレージョンに対する強さ
が強く(下層配線層において望まれる)、シかも第9図
、第11図における工程での高温熱処理に耐え得ること
から、本実施例においてはW等の高融点金属が用いられ
ている。ここで、Wは抵抗がAQ金合金Cu合金等より
大きく高速化が多少問題となるが、本実施例においては
下層の配線層(後述する第1層配IM11、第2層配線
M12)に短い配線を主体として用いるようにしている
ので、電気特性への影響は少なくなっている。その後公
知のホトエツチング法によりパターニングし、第土層配
MMIIを形成し、第8図に示される状態とする。この
第1屑配線Mllは、第8図における左右方向の配線を
受は持っており、第3図に示される配線間ピッ5 チpHは3.0μmに、配線スペースは1.4μmにそ
れぞれなって。、る。
Here, the TiN film prevents the reaction between W and 81 and
It functions to improve adhesion with the SG film 12. The laminated film may be made of AQ, Cu alloy, etc. in addition to the above-mentioned high-melting point metal such as W, but the high-melting point metal such as W is
, Ag, etc. (desired in the lower wiring layer), and can withstand the high-temperature heat treatment in the process shown in FIGS. 9 and 11. In this example, W, etc. High melting point metals are used. Here, the resistance of W is higher than that of AQ gold alloy, Cu alloy, etc., and speeding up is somewhat problematic, but in this example, it is short to the lower wiring layer (first layer wiring IM11 and second layer wiring M12, which will be described later). Since wiring is mainly used, the influence on electrical characteristics is reduced. Thereafter, patterning is performed by a known photoetching method to form a second soil layer MMII, resulting in the state shown in FIG. This first scrap wiring Mll has wiring in the left and right directions in FIG. 8, and the pitch between the wirings shown in FIG. hand. ,ru.

次いで、全面にSOG (Spin  on  Gla
ss)を0.3μm塗付し600℃の高温ベークを行な
い該SOGを固化する。ここで、第1層配線M 11を
W等の高融点金属ではなく A、 Q合金等で構成した
場合には、該AQ金合金W等の高融点金属より高温熱処
理に耐えられないのでベーク温度は約500℃としなけ
ればならない。その場合には、若干強度の弱いSOGが
形成されることになる。SOGは下地凹部に厚く塗付さ
れ、第9図に示されるようなSOG膜3膜上3るので、
表面の平坦化をする場合には極めて有効である。そして
、公知のプラズマ法によりS ]O,を0.7μm形成
し全体で第1の層間絶縁膜13とし、第2図、第3図に
示される第1の層間絶縁膜13の膜厚T ]、 1を1
.0μmとする。
Next, the entire surface was coated with SOG (Spin on Gla
ss) to a thickness of 0.3 μm and baked at a high temperature of 600° C. to solidify the SOG. Here, if the first layer wiring M11 is made of A, Q alloy, etc. instead of a high melting point metal such as W, it cannot withstand high temperature heat treatment than the high melting point metal such as the AQ gold alloy W, so the baking temperature is should be approximately 500°C. In that case, SOG with slightly weaker strength will be formed. SOG is applied thickly to the underlying recesses and is coated on the SOG film 3 as shown in Figure 9.
It is extremely effective in flattening the surface. Then, a film of 0.7 μm of S ]O is formed by a known plasma method to form the entire first interlayer insulating film 13, and the film thickness T of the first interlayer insulating film 13 is shown in FIGS. 2 and 3. , 1 to 1
.. It is set to 0 μm.

次に、公知のホトエッチ法を用いて第1層配線Mllと
第2/l!iI配線M12とを接続するスルーホール3
2を形成し、その後全面にT’iNを0.16 μmの厚さとなるようにスパッタ法で形成し、続いてW
を0.6μmの厚さでスパッタ法で形成する。」二連の
ように、Wの他、Mo等の高融点金属やAQ金合金Cu
合金を用いることも可能であるが、高融点金属以外の金
属(Af1合金等)を用いた場合には」二連の問題点、
すなわち求められるエレン1−ロマイグレーシヨンに対
する強さが弱くなると共に、後に行なわれる高温熱処理
の温度が下がり強度の弱いSOGが形成されてしまうと
いう問題点が残ることになる。続いて公知のホトエツチ
ング法でパターニングを行ない、第2Jl配線M 1.
2を形成し、第10図に示される状態とする。
Next, using a known photoetch method, the first layer wiring Mll and the second /l! Through hole 3 connecting with iI wiring M12
After that, T'iN was formed on the entire surface by sputtering to a thickness of 0.16 μm, and then W
is formed by sputtering to a thickness of 0.6 μm. ” In addition to W, high melting point metals such as Mo and AQ gold alloy Cu
It is also possible to use alloys, but when using metals other than high-melting point metals (Af1 alloy, etc.), there are two problems:
That is, the required strength against elene 1-romigration is weakened, and the temperature of the subsequent high-temperature heat treatment is lowered, resulting in the formation of SOG with weak strength. Subsequently, patterning is performed using a known photoetching method to form the second Jl wiring M1.
2 and the state shown in FIG. 10 is obtained.

ここで、第2層配@M12は図面に垂直な方向の配線を
受は持っており、第2図に示される配線間ピッチPL2
は3.0μmとなっている。
Here, the second layer wiring @M12 has wiring in the direction perpendicular to the drawing, and the pitch between the wirings PL2 shown in FIG.
is 3.0 μm.

このように、配線間ピッチP11..P12及び第1の
層間絶縁膜13の膜厚Tllはそれぞれ短くされており
、第上層配線Mll、第2層配線層12は共に高密度の
配線層となっている。
In this way, the inter-wiring pitch P11. .. The film thicknesses Tll of P12 and the first interlayer insulating film 13 are each shortened, and both the upper wiring layer Mll and the second wiring layer 12 are high-density wiring layers.

次いで、全面にSOGを0.3μm塗布し60O℃のベ
ークを行ない表面の平坦化を行なう。ここで、第工層配
線Mll、第2層配線M12をW等の高融点金属ではな
くAQ金合金で構成した場合には、上述のようにベーク
温度は約50o℃とされる。そして、プラズマCVD法
によりSj○2を1.7μm形威し全体で第2の層間絶
縁膜14とし、第2図、第3図に示される第2の層間絶
縁膜14の膜厚T12を2.OIimとする。続いて公
知のホトエッチ法を用いてスルーホール20を形成し、
第1王図に示される状態とする。
Next, SOG is applied to the entire surface to a thickness of 0.3 μm and baked at 600° C. to flatten the surface. Here, when the first layer wiring Mll and the second layer wiring M12 are made of AQ gold alloy instead of a high melting point metal such as W, the baking temperature is set to about 50° C. as described above. Then, by plasma CVD method, Sj○2 is formed into a 1.7 μm shape and the entire second interlayer insulating film 14 is formed, and the film thickness T12 of the second interlayer insulating film 14 shown in FIGS. 2 and 3 is set to 2. .. OIim. Subsequently, a through hole 20 is formed using a known photoetching method,
The state shown in the first king map shall be established.

次に、スルーホール部20のみにWをCVD法により選
択的に形成する( W F 6のSil−I41g元に
よる公知の方法)。この方法を用いたのは、スルーホー
ル20の径を大きくせずに下層のスルーホール31.3
2と同様なスパッタリング法により該スルーホール20
の充填を行なうと、第2の層間絶縁膜14が厚いために
スルーホール20内が良好に充填されず断線等の畏れを
生じることとなり、これを回避すべくスルーホール2o
の径を単に大きくした場合には第2層配、i1.M12
も太くしなければならなくなり、第2M配線M12の高
密度配線層化が図れなくなるからである。続いてAa金
合金はCuをスパッタ法で0.8μmの厚さに形威し、
公知のホトエッチ法を用いてパターニングを行なって第
3層配線M13を形成し、第12図に示される状態とす
る。ここで、第3層配線M13は第1層配置j!Mll
と同様に図の左右方向の配線を受は持っており、第3図
に示される配線間ピッチP13は6.0μmになってい
る。
Next, W is selectively formed only in the through-hole portion 20 by a CVD method (a known method using Sil-I41g material of WF6). This method was used because the through hole 31.3 in the lower layer was used without increasing the diameter of the through hole 20.
The through hole 20 is formed by sputtering method similar to 2.
If the second interlayer insulating film 14 is thick, the inside of the through hole 20 will not be filled properly and there is a risk of disconnection, etc. To avoid this, the through hole 2o
If the diameter of i1. M12
This is because the second M wiring M12 has to be made thicker, making it impossible to achieve high density wiring layering of the second M wiring M12. Next, the Aa gold alloy was formed by sputtering Cu to a thickness of 0.8 μm.
Patterning is performed using a known photoetching method to form third layer wiring M13, resulting in the state shown in FIG. 12. Here, the third layer wiring M13 is arranged in the first layer j! Mll
Similarly, the receiver has wiring in the horizontal direction in the figure, and the pitch P13 between the wirings shown in FIG. 3 is 6.0 μm.

次いで、第3の層間絶縁膜15とスルーホール21の形
成を第11図の場合と同様に行ない第工3図に示される
状態とする。
Next, the third interlayer insulating film 15 and the through holes 21 are formed in the same manner as in FIG. 11, resulting in the state shown in FIG. 3.

次に、スルーホール部21のWの形成と第4層配線M1
4の形成を第12図の場合と同様に行ない第14図に示
される状態とする。ここで、第4層配線M14は第2層
配線M12と同様に図に垂直な方向の配線を受は持って
おり、第2図に示される配線間ピッチP14は6.0μ
mになっている。
Next, the formation of W in the through-hole portion 21 and the fourth layer wiring M1
4 is formed in the same manner as in the case of FIG. 12, resulting in the state shown in FIG. 14. Here, like the second layer wiring M12, the fourth layer wiring M14 has wiring in the direction perpendicular to the figure, and the pitch P14 between the wirings shown in FIG. 2 is 6.0μ.
It has become m.

このように、上層を構成する第3M配MM1319− と第4層配線M14の配線間ピッチP1]、、Pi2及
び第2の層間絶縁膜14の膜厚T i 2、第3の層間
鞄縁膜工5の膜厚T13はそれぞれ長くされているので
、第3層配線M 1.3と第4層配線M14は共に低容
量の配線層となっている。
In this way, the pitch between the third M wiring MM1319- and the fourth layer wiring M14 constituting the upper layer, P1], Pi2, the film thickness T i 2 of the second interlayer insulating film 14, and the third interlayer bag edge film Since the film thickness T13 of the layer 5 is made longer, both the third layer wiring M1.3 and the fourth layer wiring M14 are low capacitance wiring layers.

しかも第3層配線M13と第4層配線M]−4はAf1
合金、Cu合金等より構成されており、下層の配m!を
構成するW等の高融点金属より低抵抗となっているので
、高速化が図られている。
Moreover, the third layer wiring M13 and the fourth layer wiring M]-4 are Af1
It is composed of alloy, Cu alloy, etc., and the lower layer is made of metal! Since the resistance is lower than that of the high melting point metal such as W that constitutes the metal, higher speeds are achieved.

以上のようにして上層の低容量配#!;A層(第3層配
線M、 13、第4層配線M14)と該上層より下方の
高密度配線層(第工層配線M11、第2M配線M12)
とが形成されることになり、第14図に示される半導体
装置にパンシベーション膜16を被膜すると第1.2.
3図に示される半導体装置が得られることになる。
As described above, the upper layer has a low capacity distribution #! ;A layer (third layer wiring M, 13, fourth layer wiring M14) and high-density wiring layer below the upper layer (first layer wiring M11, second M wiring M12)
are formed, and when the pansivation film 16 is coated on the semiconductor device shown in FIG. 14, 1.2.
A semiconductor device shown in FIG. 3 is obtained.

ここで、上記第工〜第4N配線Mll〜M14はDA(
デザインオー1〜メーシヨン)により配置が決定されて
いる。
Here, the above-mentioned first to fourth N wirings Mll to M14 are DA(
The arrangement is determined by Design O 1 to Macyon).

本実施例の自動配線においては、先ず第1暦配gM11
..第2/1WIt!gM12、第3M配線M13、第
4N配線M14の配線容量を、例えば以下の表2、表3
、表4にそれぞれ示されるように隣接条件(周囲の状況
)から2次元的にそれぞれ予め算出しておき(これら表
は3層配線構造の場合における例を示している)、次に
、第1層配線Mllと第2層配線M12を用いて配線を
行なった場合の遅延時間をこの予め求めた配線容量の和
に基づいて計算し、その結果が設計値より大きな遅延時
間となった場合には、その配線を第3層配線M13と第
4暦配MM14として主に使用するようにし、配線の配
置決定を行なうようにしている。
In the automatic wiring of this embodiment, first, the first calendar gM11
.. .. 2nd/1st WIt! The wiring capacitances of gM12, 3rd M wiring M13, and 4th N wiring M14 are shown in Tables 2 and 3 below, for example.
, are calculated in advance two-dimensionally from the adjacent conditions (surrounding conditions) as shown in Table 4 (these tables show examples in the case of a three-layer wiring structure), and then the first The delay time when wiring is performed using the layer wiring Mll and the second layer wiring M12 is calculated based on the sum of the wiring capacitances determined in advance, and if the result is a delay time larger than the design value, , the wiring is mainly used as the third layer wiring M13 and the fourth layer wiring MM14, and the layout of the wiring is determined.

表4 (第3層配線容量) このように、本実施例においては、従来行なわれている
3次元のシュミレーションを行なうことなく、2次元の
シュミレーションを行なうことにより、すなわち配線容
量を隣接条件(周囲の状況)から2次元的にそれぞれ予
め算出しておき、この配線容量の和により3次元の配線
容量を求めるようにしているので、簡易にDA化がなさ
れるようになっている。
Table 4 (Third Layer Wiring Capacitance) In this way, in this example, the wiring capacitance is calculated under the adjacent conditions (surroundings) by performing a two-dimensional simulation without performing the conventional three-dimensional simulation. Since the two-dimensional wiring capacitances are calculated in advance from the above (conditions) and the three-dimensional wiring capacitance is determined by the sum of the wiring capacitances, DA conversion can be easily performed.

しかも、第3層配線M13と第4層配線M14とは互い
に直交する方向の配線層となっており、従来の第1層配
線Mll及び第2層配線M]、2の場合と同様に配線を
する場合の自由度が高くなっているので、そのDA化が
極めて簡易になされるようになっている。
Moreover, the third layer wiring M13 and the fourth layer wiring M14 are wiring layers that are perpendicular to each other, and the wiring is arranged in the same way as in the case of the conventional first layer wiring Mll and second layer wiring M], 2. Since there is a high degree of freedom when doing so, it has become extremely easy to convert it into DA.

このように構成される半導体装置によれば次のような効
果を得ることができる。
According to the semiconductor device configured in this way, the following effects can be obtained.

すなわち、」二層の互いに直交する方向の配線層(第3
層配線M13と第4層配線M14)を低容量配線層に、
該上層より下方の配線層(第4層配置1Mll及び第2
M配線M12)を高密度配線層にそれぞれなるよう構成
したので、上層の低容量配線層においてはエレクトロマ
イグレーション現象を生ぜしぬることなく高速化が、一
方該上層より下方の高密度配線層においては高集積化が
それぞれ図れるという作用により、また上層よりエレク
トロマイグレーションに強い配線材料を用いることによ
り、信頼性の低下を引き起こすことなく高集積化、高速
化を同時に図ることが可能となる。
In other words, two wiring layers (the third
Layer wiring M13 and fourth layer wiring M14) to a low capacitance wiring layer,
The wiring layer below the upper layer (fourth layer arrangement 1Mll and second
Since the M wiring M12) is arranged in each high-density wiring layer, high-speed operation can be achieved without electromigration in the upper low-capacitance wiring layer, while in the high-density wiring layer below the upper layer. Due to the effect that higher integration can be achieved, and by using a wiring material that is more resistant to electromigration than the upper layer, it is possible to simultaneously achieve high integration and high speed without causing a decrease in reliability.

また、上層の低容量配線層は互いに直交する方向の配線
層により構成されているので、該低容量配線層を自由度
を大きくして配線できるという作用により、配線のDA
(デザインオートメーション)化が容易となり、簡易に
製造することが可能となる。
In addition, since the upper low-capacitance wiring layer is composed of wiring layers in directions perpendicular to each other, the low-capacitance wiring layer can be wired with a greater degree of freedom.
(Design Automation) and easy manufacturing.

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
Although the invention made by the present inventor has been specifically explained above based on Examples, it goes without saying that the present invention is not limited to the above Examples and can be modified in various ways without departing from the gist thereof. Nor.

例えば、上記実施例おいては、4厘配線層を備える半導
体装置に対する適用例が述べられているが、本発明は5
層以上の配線層を備える半導体装置に対しても勿論適用
できる。この場合においても、低容量配線層は上層の互
いに直交する方向の配線層により構成されるというのは
いうまでもなく、しかも低容量配線層を奇数本の配線層
1例えば7層の配線層となった場合における第5層、第
6層、第7Nという互いに直交する3本(奇数本)の配
線層で構成することも可能である。
For example, in the above embodiment, an example of application to a semiconductor device having four wiring layers is described, but the present invention is applicable to a semiconductor device having five wiring layers.
Of course, the present invention can also be applied to a semiconductor device having more than one wiring layer. In this case as well, it goes without saying that the low capacitance wiring layer is constituted by the wiring layers in the upper layer in directions orthogonal to each other. In this case, it is also possible to configure the wiring layer with three wiring layers (an odd number), which are orthogonal to each other, the fifth layer, the sixth layer, and the seventh layer.

また、上記実施例においては、配線容量の和に基づいて
言4算された時間が設計値より大きな遅延時間となった
場合に、その配線を第3層配線M13と第4層配線M1
4として主に使用するようにしているが、単純に、設定
したある基準長さより配線長が長い場合に第3層配線M
13、第4層配置1M14を使用するというようにして
も良い。
Further, in the above embodiment, when the time calculated based on the sum of the wiring capacitances becomes a delay time larger than the design value, the wiring is connected to the third layer wiring M13 and the fourth layer wiring M1.
4 is mainly used, but it is simply used when the wiring length is longer than a certain reference length that has been set.
13, the fourth layer arrangement 1M14 may be used.

[発明の効果] 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
[Effects of the Invention] The effects obtained by typical inventions disclosed in this application are briefly explained below.

すなわち、電気的信号を扱う配線層が4層以上積層され
た半導体装置において、上層の互いに直交する方向の配
線層を低容量配線層に、該上層より下方の配線層を高密
度配線層にそれぞれなるよう構成したので、上層の低容
量配線層においてはエレクトロマイグレーション現象を
生ぜしぬることなく高速化が、一方該上層より下方の高
密度配線層においては高集積化がそれぞれ図れることに
なる。その結果、信頼性の低下を引き起こすことなく高
集積化、高速化を同時に図ることが可能となる。
That is, in a semiconductor device in which four or more wiring layers handling electrical signals are laminated, the wiring layers in the upper layer in directions perpendicular to each other are called low-capacitance wiring layers, and the wiring layers below the upper layer are called high-density wiring layers. As a result, high speed can be achieved in the upper low capacitance wiring layer without electromigration, while high integration can be achieved in the high density wiring layer below the upper layer. As a result, it becomes possible to achieve high integration and high speed at the same time without causing a decrease in reliability.

また、」二層の低容量配線層は互いに直交する方向の配
線層により構成されているので、該低容量配線層を自由
度を大きくして配線できることとなり、配線のDA(デ
ザインオートメーション)化が容易となり、簡易に製造
することが可能となる。
Furthermore, since the two low-capacitance wiring layers are composed of wiring layers in directions perpendicular to each other, the low-capacitance wiring layers can be routed with a greater degree of freedom, making it easier to use DA (design automation) for wiring. This makes it possible to easily manufacture the product.

【図面の簡単な説明】 第工図は本発明に係る半導体装置の実施例の上面図、 第2図は第1図中のC−C断面図、 第3図は第1図中のD−D断面図、 第4図は配線間ピッチをパラメータとした場合の層間絶
縁膜厚と配線容量との関係図、第5図乃至第14図は本
発明に係る半導体装置の製造方法を示す各工程図、 第15図は従来技術の半導体装置の上面図、第16図は
第15図中のA−A断面図、第17図は第15図中のB
−B断面図である。 Mll、M12・・・・上層より下方の配線層(高密度
配線層)、M13.M14・・・・上層の配線層 (低容量配線層)
[Brief Description of the Drawings] The first construction drawing is a top view of an embodiment of the semiconductor device according to the present invention, FIG. 2 is a sectional view taken along the line CC in FIG. 1, and FIG. D sectional view, FIG. 4 is a diagram of the relationship between interlayer insulating film thickness and interconnect capacitance when the pitch between interconnects is used as a parameter, and FIGS. 5 to 14 are steps showing the method for manufacturing a semiconductor device according to the present invention. 15 is a top view of a conventional semiconductor device, FIG. 16 is a sectional view taken along line A-A in FIG. 15, and FIG. 17 is a cross-sectional view taken along line B in FIG.
-B sectional view. Mll, M12... Wiring layer below the upper layer (high-density wiring layer), M13. M14... Upper wiring layer (low capacitance wiring layer)

Claims (1)

【特許請求の範囲】 1、電気的信号を扱う配線層が4層以上積層された半導
体装置において、上層の互いに直交する方向の配線層を
低容量配線層に、該上層より下方の配線層を高密度配線
層にそれぞれなるよう構成したことを特徴とする半導体
装置。 2、前記低容量配線層における配線間ピッチは、前記高
密度配線層のそれより大きいことを特徴とする特許請求
の範囲第1項記載の半導体装置。 3、前記低容量配線層の形成された領域における層間絶
縁膜は、前記高密度配線層の形成された領域におけるそ
れより厚く形成されていることを特徴とする特許請求の
範囲第1項または第2項記載の半導体装置。
[Claims] 1. In a semiconductor device in which four or more wiring layers for handling electrical signals are laminated, the upper wiring layers in directions orthogonal to each other are low capacitance wiring layers, and the wiring layers below the upper layer are low capacitance wiring layers. A semiconductor device characterized in that it is configured to have high-density wiring layers. 2. The semiconductor device according to claim 1, wherein the pitch between wires in the low-capacitance wiring layer is larger than that in the high-density wiring layer. 3. The interlayer insulating film in the region where the low capacitance wiring layer is formed is thicker than that in the region where the high density wiring layer is formed. The semiconductor device according to item 2.
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Cited By (1)

* Cited by examiner, † Cited by third party
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JP2000082705A (en) * 1998-08-26 2000-03-21 Harris Corp Parasitic current barrier

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