JPH0338114A - ディジタル―アナログ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はディジタル値をアナログ量に変換するに適した
ディジタル−アナログ変換器に関する。

（従来技術） 従来、この種のディジタル−アナログ変換器（以下、Ｄ
−Ａ変換器という〉においては、ラダー抵抗を利用した
ものや、デユーティ比或いはパルス幅を利用してＤ−Ａ
変換するようにしたものがある。

（発明が解決しようとする課題） しかし、このような構成において、前者のＤ−Ａ変換器
では、そのアナログ回路とデユーティ回路との間の結線
数が多く、かつアナログ回路においては高精度の部品が
多数必要とされる。一方、後者のＤ−Ａ変換器において
高精度の出力を得ようとすると、変換時間が長くなって
しまうという不具合がある。

そこで、本発明は、このようなことに対処すべく、Ｄ−
Ａ変換器において、そのアナログ回路の部品数を低減し
た上で、高精度かつ高速にてＤ−Ａ変換し得るようにし
ようとするものである。

（課題を解決するための手段〉 かかる課題の解決にあたり、本発明は、第１図にて例示
するごとく、入力ディジタル数Ｄｉｎを複数桁のディジ
タル数列にするように処理するディジタル数処理手段１
と、アナログ量を記憶するアナログ量記憶手段２と、前
記記憶アナログ量の定数骨の１の量にディジタル数処理
手段１がら出力される１桁のディジタル数に対応する量
を加算するとともにアナログ量記憶手段２における記憶
アナログ量を前記加算結果に更新するアナログ量更新手
段３と、アナログ量記憶手段２に記憶される前記入力デ
ィジタル数に対応するアナログ量をとり込んで出力する
アナログ量出力手段４とを設けるように構成したことに
ある。

（作用効果） このように本発明を構成したことにより、ディジタル数
処理手段ｌが入力ディジタル数Ｄｉｎを複数桁のディジ
タル数列りに変換する。ここで、アナログ量記憶手段２
の初期記憶量をＡ（０）とする。しかして、アナログ量
更新手段３が、Ｄの第１桁のディジタル数Ｄ（１）とＡ
（０）に応しアナログ量記憶手段２での記憶アナログ量
を更新すれば、第１回目の更新で得られるアナログ量を
Ａ（１）としたとき、 となる。但し、Ｋ、ｕは定数である。以下、同様にアナ
ログ量更新手段３により、Ｄ（２）及びＡ（１）に基き
Ａ（２）を求める。同様の作用の繰返し離により、最終
アナログ記憶量Ａ　（Ｎ）を得る。ここで、ＮはＤの桁
数を表わす。また、アナログ量出力手段４により。Ａ（
Ｎ）をとりこみＡ。ｕｔを出力する。このＡ。ｔは次の
Ａ（Ｎ）が得られるまで保持される。

（実施例〉 以下、本発明の第１実施例を図面により説明すると、第
２図は、ディジタル入力Ｄｉｎをアナログ変換するに適
したＤ−Ａ変換器に本発明が適用された例を示している
。このＤ−Ａ変換器は、制御信号発生回路１０と、この
制御信号発生回路１０に接続した変換回路２０とによっ
て構成されている。制御信号発生回路１０は、マイクロ
コンピュータ１０ａを有しており、このマイクロコンピ
ュータ１０ａは、コンピュータプログラムを、第３図に
示すフローチャートに従い、Ｄ−Ａ変換要求信号ＣＮＶ
及びディジタル入力Ｄｉｎとの関連により実行し、この
実行中においてカウンタ１１及び各り型フリップフロッ
プ１２ａ〜１２ｃの制御に必要な演算処自をする。但し
、上述のコンピュータプログラムはマイクロコンピュー
タ１０ａのＲＯＭに予め記憶されている。また、Ｄ−Ａ
変換要求信号ＣＮＶは、そのハイレベルにて、Ｄ−Ａ変
換を許容し、一方、そのローレベルにて、先行するＤ−
Ａ変換結果の保持を許容する。

カウンタ１１は２ビツト４分周機能をもつもので、この
カウンタ１１は周波数１０（ＫＨｚ）の入カクロック信
号ＣＫＩ（第２図及び第４図参照）に応答してその各出
力端子Ｑｏ及びＱｌからＬＳＢ及びＭＳＢに相当する各
出力信号をそれぞれ発生する（第４図参照）、インバー
タｌｌａはカウンタ１１の出力端子Ｑｌからの出力信号
を反転して出力クロック信号ＣＫＯとして発生する。Ｄ
型フリップフロップ１２ａは、インバータｌｌａがらの
出力クロック信号ＣＫＯに同期して、マイクロコンピュ
ータ１０ａから後述のように生じるＤ−Ａ変換開始信号
Ｉ）ｓｒを入力されて出力端子Ｑがら出力信号を発生す
る。Ｄ型フリップフロップ１２ｂはインバータｌｌａか
らの出力クロック信号ＣＫＯに同期してフリップフロッ
プ１２ａがら出力信号を入力されてその出力端子Ｑがら
出力信号を発生する。Ｄ型フリッ１フロップ１２ｃは、
インバータｌｌａからの出力クロック信号ＣＫＯに同期
して、マイクロコンピュータ１０ａがら後述のように生
じるＤ−Ａ変換用ディジタル信号Ｄ（ｉ）をＬＳＢから
ＭＳＢにがけて順次入力されて出力端子Ｑから出力信号
を生じる。

論理回路１３は、三つのＡＮＤゲート１３ａ〜１３ｃと
、ＯＲゲート１３ｄからなるもので、論理回路１３は、
カウンタ１１及び各フリップフロップ１２ａ〜１２ｂか
らの各出力信号に応答してＯＲゲート１３ｄから制御信
号Ｄｓｏ（第４図参照）を発生する。ＡＮＤゲート１４
は、カウンタ１１及び両フリップフロップ１２ａ、１２
Ｃからの各出力信号に応答して制御信号Ｃ３１（第４図
参照〉を発生する。論理回路１５は、両ＡＮＤゲート１
５ａ、１５ｂと、ＯＲゲート１５ｃからなるもので、こ
の論理回路１５は、カウンタ１１及び両フリップフロッ
プ１２ａ、１２ｂからの各出力信号に応答して制御信号
Ｃ３２（第４図参照）を生じる。

ＡＮＤゲート１６はカウンタ１１及び両フリップフロッ
プ１２ａ、１２ｂからの各出力信号に応答して制御信号
Ｄ３．（第４図参照）を発生する。

変換回路２０は、アナログスイッチ回路ＳＯを有してお
り、このアナログスイッチ回路ＳＯは、ＣＭＯ３７４８
Ｃ４０５Ｂ型の両アナログスイッチＳ。、及び３０２に
より構成されている。アナログスイッチＳ１．はＯＲゲ
ート１３ｄからの制御信号Ｃ３０のハイレベル時に導通
しその出力端子を接地させ、一方、制御信号Ｃ３０のロ
ーレベル時に非導通となる。また、アナログスイッチＳ
。２はＡＮＤゲート１４からの制御信号Ｃ３１のハイレ
ベル時に導通し基準電圧Ｖｆ　（＝３　（Ｖ）　）をそ
の出力端子に生じ、量制御信号Ｄ３１のローレベル時に
非導通となる。

残余の両アナログスイッチＳｌ、Ｓ２はアナログスイッ
チＳｏ１．Ｓｏ２と同様のもので、アナログスイッチＳ
１はＯＲゲート１５ｃからの制御信号Ｃ３２のハイレベ
ル時に導通し、一方、開制御信号Ｄ３２のローレベル時
に非導通となる。アナログスイッチＳ２はＡＮＤゲート
１６からの制御信号Ｃ３３のハイレベル時に導通し、一
方、開制御信号Ｄ３３のローレベル時に非導通となる。

なお、各アナログスイッチＳ１Ｌ、　ＳＯ２，Ｓ　１　
、　Ｓ２のＶ８Ｆ端子には−５（■）が印加され、また
ＩＮＨＩＢＩＴ端子には０（Ｖ〉が印加される。

両コンデンサ２１．２２は、共に、スチロールコンデン
サからなるもので、コンデンサ２１は静電容量Ｃ２１を
有し、一方、コンデンサ２２は静電容量Ｃ２□を有する
。但し、本実施例においては、Ｃ２□＝０．０１　（μ
Ｆ）、Ｃ２１−０，００５（μＦ）が成立するようにな
っている。コンデンサ２１はアナログスイッチＳ１の非
導通下にて両アナログスイッチｓｏ、、　ＳＯ２に応答
して端子電圧Ｖ２１（第４図参照〉を生じ、一方、コン
デンサ２２は、アナログスイ・シナＳ１の非導通下にて
端子電圧Ｖ（ｉ〉　（第４図参照）を保持する。また、
コンデンサ２２がアナログスイッチＳｌの導通によりコ
ンデンサ２１と接続されたとき、両コンデンサ２１．２
２の各端子電圧は、アナログスイッチＳｌの導通直前に
おける両端子電圧Ｖ２１とＶ（ｉンとの間の電圧（Ｖ　
２　ｌ＋　２　Ｘ　Ｖ　（１）　ｌ　／　３となる。

演算増幅器２３は、抵抗２３ａ（抵抗値１０（ＫΩ）〉
との協働によりバッファ機能を果すもので、この演算増
幅器２３は、コンデンサ２２の端子電圧をアナログスイ
ッチＳ２の導通のもとにコンデンサ２４に付与してこれ
を充電する。但し、コンデンサ２４の静電容量Ｃ２４は
０．０１（μＦ）である。また、演算増幅器２５は、抵
抗２５ａ（抵抗値１０（ＫΩ））との協働により、バッ
ファ機能を果たすもので、この演算増幅器２５は、コン
デンサ２４の端子電圧をアナログ電圧Ｖ。ｕＬ　　（第
４図参照〉として発生する。なお、各演算増幅器２３．
２５の電源としては±５（Ｖ）を使用する。

以上のように構成した本実施例において、入力クロック
信号ＣＫＩ、Ｄ−Ａ変換要求信号ＣＮＶ及びディジタル
入力Ｄｉｎが制御信号発生回路１０に付与されるものと
する。また、マイクロコンピュータ１０ａが入力クロッ
ク信号ＣＫＩに応じ第３図のフローチャートに従いステ
ップ３０にてコンピュータプログラムの実行を開始し、
ステップ３１にて、初期化の処理をし、かつステップ３
２にてＤ−Ａ変換要求信号ＣＮＶの判別を行う。

しかして、Ｄ−Ａ変換要求信号ＣＮＶがハイレベルにあ
れば、マイクロコンピュータ１０ａがコンピュータプロ
グラムをステップ３２ａに進める。

すると、マイクロコンピュータ１０ａが、同ステップ３
２ａにおいて、ディジタル数列りの桁数Ｎ（本実施例で
は、４桁とする）を変数ｉにセットし、変数Ｖを次の式
（１）とセットし、変数ＴＨを１．５Ｘｕとセットし、
変数ＷをＩＸｕとセットする。

Ｖ＝Ｄ　ｉ　ｎ十ｋ”　Ｘｕ　・−−（１）本実施例で
は、ｋ＝（Ｃ２２／　（Ｃ２１＋Ｃ２２）　）　＝１．
５とし、またｕ＝１とする。また、ＷはＤ（ｉ）の各桁
の重みを表す。

現段階で、■≦ＴＨならば、マイクロコンピュータ１０
ａがステップ３３にて「ＮＯ」と判別し、ステップ３３
ａにてＤ（ｉ）＝Ｏとセットする。

一方、Ｖ＞ＴＨならば、マイクロコンピュータ１０ａが
ステップ３３ｂにてＤ（ｉ）＝１及びＶ＝Ｖ−Ｗとセッ
トする。ついで、コンピュータプログラムがステップ３
３ａ或いは３３ｂからステップ３４に進むと、マイクロ
コンピュータ１０ａが（ＴＨ／Ｋ）を変数ＴＨにセット
し、（Ｗ／Ｋ）を変数Ｗにセットし、かつ、変数ｉを（
ｉ−１）とセットしてステップ３５でｒＹＥＳ、と判別
する。以下、ｉ＞Ｏが成立する間、コンピュータプログ
ラムのステップ３３〜３５を通る演算処理をＤ（ｉ）の
残余の各桁について繰返す。

然る後、ステップ３５における判別がｒ　Ｎ　ＯＪにな
ると、マイクロコンピュータ１０ａがステップ３６にて
Ａ−Ｄ変換開始信号Ｄ５Ｔ及びディジタル信号Ｄ（ｉ）
をＬＳＢ側のＤ（１）からＭＳＢ側のＤ（４〉にかけて
順次出力する。今、第４図に示すように、時刻データｔ
＝−１〜４にかけて、制御信号発生回路１０において、
上述のように出力されるＡ−Ｄ変換信号Ｄ５↑及びディ
ジタル信号Ｄ（ｉ）並びに入カクロック信号ＣＫＩに応
じ各制御信号Ｄ’３０〜Ｄ３３のレベルが変化すると、
各コンデンサ２１．２２の端子電圧Ｖ　２１、Ｖ（ｉ）
が第４図に示すごとく変化してアナログ電圧Ｖｏｕｔを
演算増幅器２５から発生させる（ｔ〉４参照〉、なお、
第４図はＤｉｎ＝１．１のときの例示図である。

これにより、Ｃ２２＝　２　Ｃ２１の前提のもとに、Ｄ
−Ａ変換が、最小限のアナログ部品数のもとに遠戚でき
る。また、Ｄ−Ａ変換が、各アナログスイッチＳ２１、
ＳＯ２、Ｓ２の作動、各コンテン２１．２２．２４の記
憶作動及び各演算増幅器２３．２５の増幅作動のみでも
って行われるので、Ｄ−Ａ変換の精度及び速度が改善さ
れ得る。

なお、本実施例については、マイクロコンピュータ１０
ａがディジタル数処理手段に対応し、各アナログスイッ
チＳ２ｌ、Ｓｏ、、Ｓ、及びコンデンサＣ２１がアナロ
グ量更新手段に応対し、コンデンサ２２がアナログ量記
憶手段に対応し、かつアナログスイッチＳ２、コンデン
サ２４、再演算増幅器２３．２５及び両抵抗２３ａ、２
５ａがアナログ量出力手段に対応する。

次に、前記第１実施例の変形例について第５図を参照し
て説明すると、この変゛形例においては、第３図のフロ
ーチャートを第５図に示すごとく部分的に変更し、この
変更フローチャートに従う変更コンピュータプログラム
を前記コンピュータプログラムに代えてマイクロコンピ
ュータ１０ａのＲＯＭに予め記憶するようにしたことに
その構成上の特徴がある。その他の構成は前記第１実施
例と同様である。

ところで、上述のような第５図のフローチャートを採用
したのは、ディジタル数処理手段から出力される複数桁
のディジタル数の桁数を増せば、Ａ−Ｄ変換の高精度化
が簡単に実現でき、そのときにはアナログ回路で発生す
る誤差が大きな問題となることを認識したからである。

具体的には、第３図及び第５図における変数Ｎを大きく
し、これに合わせてＤ−Ａ変換開始信号Ｉ）ｓＴのハイ
レベル幅を広げ、かつＤ（ｉ）の個数を増大させ、アナ
・ログ回路で発生する誤差はコンピュータプログラムで
補正すればよい。

以下、その根拠について説明する。今、アナログ量更新
手段に誤差が発生し次の式（２）が成立したとする。

ここで、ＮをＤの桁数とすれば、 Ｖ（Ｎ）＝ΣにΔ’−’　Ｘ　（Ｄ　（ｉ　＞　Ｘ　ｕ
Ａ　　＋ＲΔ＋−１ ＞　　Ｋ−Ｎ　ｘＡ　　（０） ＝Σに、　　’−’　ｘＤ　（ｉ　）　Ｘｕ、　　＋Ｉ
富　１ ここにおいて、 Ｅ　ａ　　　＝トＦΔ’　”−’　Ｘ　ＲΔ＋　Ｋ’−
’　Ｘ　Ａ　（０）とすると、 Ｖ（Ｎ）＝ΣＫ　　’−’　ｘＤ　（ｉ　）　Ｘｕ、６
　　＋Ｅａ１−１△　　　　、・・（３） が成立する。

アナログ量出力手段に誤差が発生し次の式（４）が成立
したとする。

Ｖｏｕ　ｔ＝Ｇ６　　ＸＶ　（Ｎ）　＋０Δ・・１４）
また、所望のアナログ電圧Ｖｏｕｔが Ｖｏｕ　ｔ＝Ｄ　ｉ　ｎＸｕ　　　　　・・１５１であ
るとする。ここで、アナログ電圧誤差をＥｑとすると、 Ｅｑ＝Ｖｏｕｔ−Ｖｏｕｔ Ｖｏｕｔ＝Ｖｏｕｔ＋Ｅｑ ＝ＧΔ ｘｖ　（Ｎ）　＋ＯΔ ＋Ｅｑ ＸＥａ＋ＯΔ　＋Ｅｑ　・ が成立する。

（６） しかして、 両式（５１＋６１から次の式（７）が成立する。

ここで、 が成立する。

よって、 この式（８）より、 ｂ ＫΔ ｕｂが予め分かっていれば、 （ ） の値を適 切に変更することによってＥｑの値を十分に小さくでき
ることが理解される。このことは、アナログ回路の誤差
をディジタル処理によって打消すことができることを示
している。

しかして、本変形例において、前記第１実施例と同様に
Ａ−Ｄ変換開始信号ＣＮＶがハイレベルにあれば、マイ
クロコンピュータ１０ａが変更コンピュータプログラム
をステップ３２ｂ（第５図参照）に進める。ステップ３
２の実行直前のときの、Ｖ、ＴＨ，Ｗをそれぞれそのと
きのｉの値に対応させてＶ（ｉ）、ＴＨ（ｉ＞、Ｗ（ｉ
）とすれば、Ｗ　（Ｎ　）　＝　ｕ　ｂが成立し、ｉの
「１」だけの減少によりＷが（１７にΔ　〉倍されるこ
とにより、 Ｗ（ｉ）＝にΔ　　’−’　　　Ｘｕｂ　　　Ｈ’　　
　・　（９１ＴＨ（ｉ）も同様に、 が成立する。

変更コンピュータプログラムがステップ３３以後に進む
と、 Ｖ（ｉ−１）−Ｖ（ｉ）−Ｄ（ｉ）ＸＷ＜ｉ）・（１１
） が得られる。この式（１１）により、 Ｖ（ｉ）＝Ｄ（ｉ）ｘｗ（ｉ＞＋Ｖ（ｉ−ｔ＞Ｖ　（Ｎ
）　＝Ｄ　（Ｎ）　ｘｗ　（Ｎ）　＋Ｖ　（Ｎ−１）＝
Ｄ　（Ｎ）　ｘＷ　（Ｎ）　＋Ｄ　（Ｎ−１）ｘＷ　（
Ｎ−１＞　＋Ｖ　（Ｎ−２） ＝ΣＤ　（ｉ　）　　ｘＷ　（ｉ　）　＋Ｖ　（０）１
　雪ｌ ＝ΣＤ（ｉ）ｘＫΔ”Ｘｕ、＋ −１ Ｖ（０）　　・　・　・（１２） が得られる。但し、Ｖ（０）、ＴＨ（０）、Ｗ（Ｏ）は
、ステップ３５でｒＮｏ、の判別があったときのＶ、Ｔ
Ｈ，Ｗとする。

また、Ｖ（ｉ）ε（ＴＨ（ｉ）、ＴＨ（ｉ＋１）］が成
立すれば、ステップ３３でのｒＹＥｓＪとの判別後のス
テップ３３ｂでの演算処理及びに△ζ１．５より、 Ｖ（ｉ−１）ｅ：（ＴＨ（ｉ）−Ｗ（ｉ）。

ＴＨ（ｉ＋１）　−Ｗ　（ｉ　）　］ ・（１３） が成立する。

また、Ｖ（ｉ）ｅ：　（ＴＨ（ｉ＋１）−Ｗ（ｉ＋１）
、ＴＨ（ｉ）］ が成立すれば、ステップ３３でのｒＮｏ、どの判別後の
ステップ３３ａにおける演算処理及びに△ξ１．５より
、 Ｖ（ｉ−１）ε（ＴＨ（ｉ＋１）−Ｗ（ｉ＋ＩＴＨ（ｉ
）］　・・・（１４） が得られる。しかして、両式（３３）（１４）およびに
Δｚ１，５より、 ・　（１５〉 が得られる。但し、Ｗ（Ｎ＋１）＝にΔＸＷ（Ｎ）ＴＨ
（Ｎ＋　１　）＝にΔｘＴＨ（Ｎ）とする。

しかして、式（１５）より、 （１６） が得られる。

また、Ｖ（１）Ｅ（ＴＨ（１）−Ｗ（１）、ＴＨ（１）
］ならばＤ（１）＝Ｏとなる。従って、・　（１７〉 が得られる。

また、Ｖ（１〉巳（ＴＨ（１）　、　ＴＨ（１）　＋ｗ
（１）１ならばＤ（１）＝１となる。従って、が得られ
る。

しかして、 両式（１７）（１８）より、 （１９〉 が得られる。

同様にして、 （２０〉 が得られる。

これを繰返すと、 ・　（２１〉 が得られる。しかして、両式（１２）（２１）より、（
１）−Ｗ（１）、ＴＨ（１）］でＤ（ｉ）が得られるこ
とが分かる。また、このＶ（０）の分布の中心値Ｖｃは 五人項である。

次に、本発明の第２実、施例を第６図〜第８図を参照し
て説明すると、この第２実施例においては、マイクロコ
ンピュータ１０ｂ（第６図参照）の出力たるディジタル
数列Ｄ（ｉ）としてｒ□」、ｒ＋ＩＪ、’−ＩＪの三値
がとれるようになっている。また、アナログ量更新のと
きのＩくとして「２」を使用し、Ｕとして「１」を使用
する。また、本実施例でのディジタル数列りの桁数は４
桁であり、アナログ量更新手段はスイッチドキャパシタ
（第６図参照）で実現されている。第６図において、符
号１０ｂはマイクロコンピュータを示しており、このマ
イクロコンピュータ１０ｂは、第７図に示すフローチャ
ートに従うコンピュータプログラム（以下、第２コンピ
ユータプログラムという）を予め記憶するようにしであ
る。

また、第６図において、各符号１１、ｌｌａ、１２ａ、
１２ｂ、Ｓｏｔ、Ｓｌ及びＣＫ１．ＣＮＶ、Ｄ３３は、
それぞれ、前記実施例と同様の電気素子及び信号を示す
。また、各符号４１ａ、４１ｂ及び４４ａ〜４４ｅはそ
れぞれＤ型フリップフロップを示し、各符号４２ａ〜４
２にはそれぞれＡＮＤゲートを示し、各符号４３ａ〜４
３　ｄはそれぞれＯＲゲートを示し、各符号Ｓ。３、Ｓ
Ｏ２はＣＭＯ８型Ｏ８ログスイッチを示し、また符号４
５は、前記実施例におけるコンデンサ２２の静電容量Ｃ
２□と同じ静電容量Ｃ４をもつ精密型コンデンサを示す
、さらに、各符号Ｃ３０，Ｃ３１は、２ビツトのカウン
タの出力信号を示し、それぞれ、ＬＳＢ、ＭＳＢを表す
。また、各符号Ｄ３１、Ｄ３２は、Ｄ−Ａ変換用ディジ
タル信号Ｄ（ｉ）で、３値を選択的に表す。即ち、Ｄ３
１＝　１　、　Ｄ３２＝　Ｏのときは「＋１」を表わし
、Ｄ　３１”　Ｄ　３２”　Ｏのときは「Ｏ」を表わし
、Ｄ３１＝　Ｏ、Ｄ３２＝　１のときは「−１」を表わ
す。本実施例では、マイクロコンピュータＪｏｂがディ
ジタル数処理手段に対応し、各アナログスイッチＳ、、
、Ｓ、、、Ｓ０４、Ｓｌ及びコンデンサ３５がアナログ
量更新手段に対応する。なお、符号ｎｉｌは、前記第１
実施例におけるコンデンサ２２に接続されている信号線
を示し、符号Ｖｇは基準電圧２（Ｖ）を示す。なお、そ
の他の構成は前記実施例と同様である。

このように構成した本実施例においては、マイクロコン
ピュータ１０ｂの実行内容が第７図のフローチャートの
ステップ３２ｂ〜３４ａ及び３６ａにおいて第３図のス
テップ３２ａ〜３４及び３６と異なる。また、このよう
なマイクロコンピュータ１０ｂの実行内容に応じて第６
図の各回路素子が、第８図に示すタイミングチャートに
示すように作動し、Ｖｏｕｔの発生をもたらす。

但し、第８図はＤｉｎ＝０．４の場合を示す。

次に前記第２実施例の第１変形例について第９図を参照
して説明すると、この第１変形例においては、第７図の
フローチャートを第９図に示すごとく部分的に変更し、
変更フローチャートに従う変更コンピュータプログラム
（以下、第１変更コンピユータプログラムという）を前
記第２コンピユータプログラムに代えてマイクロコンピ
ュータ１、　ＯｂのＲＯＭに予め記憶したことにその構
成上の特徴がある。その他の構成は前記第２実施例と同
様である。

ところで、本変形例ではＤ（ｉ）の桁数を１８に増大し
たものであるが、このようにダイナミックレンジを拡大
したのは以下の理由による。従来の１０ビツトのＤ−Ａ
変換器では、フルレンジの振幅波形は１０ビツトの精度
で出力できるが、フルレンジの２５分の１の振幅波形は
５ビツトの精度でしか出力できない。

然るに、本変形例ではアナログ量更新部の精度が７ビツ
ト程度であれば、７ビツトのＤ−Ａ変換器しか実現でき
ないが、フルレンジの２５分１の振幅波形でも７ビツト
以下の歪みしか発生しない。

その理由は、Ｄ　（ｉ＞＝Ｄ　（１３）〜Ｄ（１８）が
常にＯとなり、Ｄ（ｉ）＝Ｄ（１）〜Ｄ（１２）で求ま
った波形を単に縮小するだけで歪みは発生しないからで
ある。

このようなことから、本変形例では、低い精度の回路で
も広いダイナミックレンジが実現できるのである。また
、このような特徴は第９図のフローチャートに対するマ
イクロコンピュータ１０ｂの実行の結果得られる。なお
、Ｋ＝２である。

次に、前記第２実施例の第２変形例について第１０図を
参照して説明すると、この第２変形例においては、第７
図のフローチャートを第１０図に示すごとく部分的に変
更し、この変更フローチャートに従う変更コンピュータ
プログラム（以下、第２変更コンピユータプログラムと
いう）を前記第２コンピユータプログラムに代えてマイ
クロコンピュータ１０ｂのＲＯＭに予め記憶したことに
その構成上の特徴がある。

ところで、本変形例ではＤ（ｉ）の桁数を１８とした上
で、マイクロコンピュータ１０ｂによりアナログ回路の
誤差を補正するようにし、かつ、この補正処理を加減算
とシフト演算のみで実現し、乗除算を排除した。これに
より、ディジタル数処理手段をマイクロコンピュータを
使わなくても、論理回路のみで簡単に実現できる。第１
０図において、Δ、はアナログ量更新手段やアナログ量
出力手段で総合的に発生するオフセット誤差を補正する
値である。また、Δｂはアナログ量更新に使用している
基準電圧の誤差を補正する値である。

Δ。、Δ４、はアナログ量更新手段のＫの２からのずれ
を補正する値で、それぞれ誤差の１次の項と２次の項に
対応する。２次の項まで補正しているため、元の精度が
６ビツト程度有れば１８ビット程度の精度が得られる。

この６ビット程度の精度はモノリシックＩＣで容易に得
られる精度である。

次に、前記第２実施例の第３変形例について第１１図及
び第１２図を参照して説明すると、この変形例では、ア
ナログ量更新手段をＣＲ回路の動特性を利用して現実す
るために、第６図の回路横を第１１図に示すごとく変更
したことにその構成上の特徴がある。しかして、各符号
４６〜４つはＡＮＤゲートを示し、各符号８３〜Ｓ５は
ＣＭＯＳアナログスイッチを示す。これらアナログスイ
ッチは入力信号のハイレベル時に導通する。また、符号
４９ａは抵抗を示す。この抵抗４９ａの抵抗値Ｒとコン
デンサ２２（第２図参照〉の静電容量Ｃ２２及び入力ク
ロック信号ＣＫＩの周期Ｔを前提として４Ｔ＝ＣＲ１ｏ
ｇｅ２が成立する。なお、Ｖｈ　＝２　（ｖ）　、　Ｖ
ｔ　＝　　２　（ｖ）である。第１２図は、第１１図の
回路素子の作動状態をＤｉｎ＝０．４として示すタイム
チャートである。その他の構成作用は前記第２実施例と
同様である。

【図面の簡単な説明】

第１図は特許請求の範囲の記載に対する対応図、第２図
は本発明の第１実施例を示す電子回路図、第３図は第２
図のマイクロコンピュータの作用を示すフローチャート
、第４図は第２図における制御信号回路の入出力波形を
示すタイムチャート、第５図は前記第１実施例の変形例
を示す要部フローチャート、第６図は本発明の第２実施
例を示す電子回路図、第７図は第６図のマイクロコンピ
ュータの作用を示すフローチャート、第８図は第６図の
各回路素子の出力波形を示すタイムチャート、第９図及
び第１０図は前記第２実施例の第１及び第２の変形例を
示す各要部フローチャート、第１１図は前記第２実施例
の第３変形例を示す回路図、並びに第１２図は同タイム
チャートである。 符号の説明 １０・・・制御信号発生回路、１０ａ・・・マイクロコ
ンピュータ、１１・・・カウンタ、１２ａ〜１２ｃ、４
１ａ、４１ｂ、４４ａ〜４４ｅ・・フリップフロップ、
１３ａ、１３ｃ、１４．１５ａ、１４５ｂ、１６．４２
ａ　〜４２ｋ・−−ＡＮＤゲート、１３ｄ、１５ｃ、４
３ａ〜４３ｄ・・ＯＲゲート、２０・・・変換回路、２
１．２２．２４．４５・・・コンデンサ、２３．２５・
演算増幅器、２６・・・抵抗、Ｓ０１〜Ｓｏ４．５１Ｓ
２　・・・アナログスイッチ。

Claims (1)

【特許請求の範囲】
1. 入力ディジタル数を複数桁のディジタル数列にするよう
   に処理するディジタル数処理手段と、アナログ量を記憶
   するアナログ量記憶手段と、前記記憶アナログ量の定数
   分の１の量に前記ディジタル数処理手段から出力される
   １桁のディジタル数に対応する量を加算するとともに前
   記アナログ量記憶手段における記憶アナログ量を前記加
   算結果に更新するアナログ量更新手段と、前記アナログ
   量記憶手段に記憶される前記入力ディジタル数に対応す
   るアナログ量をとり込んで出力するアナログ量出力手段
   とを設けるようにしたディジタル−アナログ変換器。