JPH0336479B2 - - Google Patents

Description

請求の範囲 １ スイツチユニツトと、 該スイツチユニツトに結合された第１および第
２の制御ユニツトと を含む通信システム用分散制御装置において、 第１の制御ユニツトはスイツチユニツトから予
め定められたステータス信号が受信されるまでス
イツチユニツトを通して第２の制御ユニツトに対
して繰返して接続を要求する手段を含み； スイツチユニツトは要求された接続に応動して
第２の制御ユニツトとスイツチユニツトの間の通
信リンクの利用可能性を判定する手段と、利用で
きるリンクを経由して第１の制御ユニツトから第
２の制御ユニツトに対する通信のために第１と第
２の制御ユニツトを結合する手段と、第１の制御
ユニツトに対して予め定められたステータス信号
を送信する手段とを含み； 第１の制御ユニツトはさらに予め定められたス
テータス信号に応動して第２の制御ユニツトに対
して制御メツセージを送信する手段を含むことを
特徴とする分散制御装置。

２ 請求の範囲第１項に記載の分散制御装置にお
いて、 第１の制御ユニツトはさらに制御メツセージの
送信の後回線切断要求制御ワードを送信するため
の手段を含み、 スイツチユニツトはさらに回線切断要求制御ワ
ードに応動して第２の制御ユニツトに関連したリ
ンクに対して完全な制御メツセージの送信を示す
回線切断ステータス信号を送信する手段を含むこ
とを特徴とする分散制御装置。

３ 請求の範囲第１項に記載の分散制御装置にお
いて、 第１の制御ユニツトはさらに回線クリア要求制
御ワードを送信する手段を含み、 スイツチユニツトはさらに回線クリア要求制御
ワードに応動して第２の制御ユニツトに関連した
リンクに無視されるべき制御メツセージの伝送を
示す回線クリアステータス信号を送信する手段を
含む ことを特徴とする分散制御装置。

４ スイツチユニツトと、制御ユニツトに関連し
たリンクによつて通信のために各々がスイツチユ
ニツトと結合された複数のシステム制御ユニツト
とを含む分散制御交換方式における、第１の制御
ユニツトから第２の制御ユニツトに対して制御メ
ツセージの通信を行なう方法において、 第１の制御ユニツトから、スイツチユニツトか
らの予め定められたステータス信号が受信される
まで、第２の制御ユニツトを指示する回線設定要
求制御ワードを繰返して送信し、 回線設定要求制御ワードに応動して、スイツチ
ユニツトによつて、スイツチユニツトから第２の
制御ユニツトに対して通信を行なうための第２の
制御ユニツトに関連したリンクの利用可能性を判
定し、 スイツチユニツトから第２の制御ユニツトに対
する通信のために第２の制御ユニツトに関連した
リンクが利用できるようになつたときに、共に回
線設定要求制御ワードに応動してスイツチユニツ
トを経由して第１の制御ユニツトと第２の制御ユ
ニツトに関連するリンクを第１の制御ユニツトか
ら第２の制御ユニツトに対する通信のために結合
し、スイツチユニツトによつて第１の制御ユニツ
トに対して予め定められたステータス信号を受信
し、 予め定められたステータス信号に応動して第１
の制御ユニツトによつて制御メツセージを送信す
る ステツプを含むことを特徴とする通信を行なう方
法。

技術分野 本発明は時分割交換方式、特にこのようなシス
テムの中の通信制御情報のための装置に関する。

背景技術 蓄積プログラム制御通信交換方式はメモリー中
に記憶されたプログラムに応動して交換機能を制
御するある種の知能を含んでいる。歴史的にはこ
のようなシステムは全システムを制御するための
単一の処理主体を持つていた。技術とシステム設
計の改善によつて、主処理主体からある種のルー
チンの機能を分離して、より複雑なシステムの機
能と判断のためにその処理時間を節約することが
望ましくなつて来た。今日では、より複雑なシス
テムの機能や判断をいくつかの知能を持つたプロ
セツサに分離するようなシステムが設計されるよ
うになつている。交換方式の制御手法の革新に伴
つて、種々の処理主体が相互に通信するように変
化して来ている。ある種のシステムでは、プロセ
ツサの間のすべての通信のために使用する別々の
制御バス構造を持つている。他のシステムでは分
散されたシステムプロセツサと交換システム中の
すべての動作を指示するために制御情報を解釈す
る中央制御機の間の通信路を提供するために交換
システムの通信路を使用している。しかし、この
ようなシステムではそれを実現するために複雑で
時間のかかる動作を必要とする。さらにこのよう
なシステムは分散プロセツサに指示を与えるため
に中央制御機は依存しなければならないので、分
散処理の利点を完全に生かすことはできない。

米国特許第4322843号に開示された制御情報通
信システムは先に述べた複雑さと時間のかかる性
質を軽減しながら、プロセツサ間の通信の利点を
実現している。交換システムに含まれた制御分配
ユニツトが制御ユニツトのひとつによつて送信さ
れた制御メツセージの制御ワードを蓄積し、制御
メツセージ全体が蓄積されたあとで、その制御ユ
ニツトに対する通信路が利用できるようになつた
ときに、メツセージはメツセージのアドレス部に
よつて示される制御ユニツトに転送される。しか
し、ここで述べた実施例では制御分配ユニツトが
全制御メツセージを蓄積するから、制御メツセー
ジに多数の制御ワードが含まれるときには、プロ
セツサ間通信は大幅に遅延する可能性がある。さ
らに、与えられた制御ユニツトは多数の制御メツ
セージを順次に送出するので、宛先制御ユニツト
への利用できる通信路の不足のためにこの実施例
では、すべての制御メツセージを制御分配ユニツ
トに記憶することが必要であり、制御分配ユニツ
トに必要となる記憶設備の大きさは大きなものに
なつてしまう。さらに、用意された記憶設備が他
の制御メツセージによつてすべて使用されている
ときには送信された制御メツセージが失われてし
まう可能性があるということは高いシステムの信
頼性を保障するために開発しなければならない故
障回復の手続きを複雑にする。以上を考えれば、
当業者にとつて問題となつているのはプロセツサ
間の通信を不必要に遅らせることなく、また記憶
設備に関連したコストと複雑さを増すことなく、
交換システムのような伝送路を使用してプロセス
間通信の利点を実現することである。

発明の概要 この問題は宛先制御ユニツトに対して多数の制
御ワードから成る制御メツセージを送信したいと
望んでいる与えられた制御ユニツトはスイツチ手
段に対して宛先制御ユニツトを指示する回線設定
要求制御ワードをまず送信し、次に交換手段は回
線設定要求制御ワードに応動して宛先の制御ユニ
ツトに対して通信路を設定し、これによつて制御
メツセージの制御ワードが与えられた制御ユニツ
トから宛先の制御ユニツトに対して、中間で蓄積
を受けることなく送信されることになる。本発明
の第２の特徴に従えば、与えられた制御ユニツト
は宛先の制御ユニツトへの通信路が設定されたこ
とを知らされてからはじめて、制御メツセージの
送信を開始するようになつている。

本発明に従う時分割交換方式の制御情報通信装
置は入力ポートと、出力ポートと、各々が制御ユ
ニツトのひとつを指定するアドレス部を持つ回線
設定要求制御ワードを送信し、また制御メツセー
ジの制御ワードを順次に送信するための入力ポー
トの少なくともひとつに接続された複数個の制御
ユニツトを含んでいる。制御ユニツトの各々はま
た制御メツセージの制御ワードを受信するために
出力ポートの内の少なくともひとつに接続されて
いる。スイツチ手段は制御ワードルーテイング回
路と、制御ユニツトに接続された入力ポートから
制御ワードルーテイング回路に対して回線設定要
求制御ワードと制御メツセージの制御ワードを順
次に送信する手段を含んでいる。制御ワードルー
テイング回路は回線設定要求制御ワードと制御メ
ツセージの制御ワードを受信する受信機と次の制
御メツセージ制御ワードが与えられた入力ポート
から受信されるまでは与えられた入力ポートから
の与えられた回線設定要求制御ワードに応動して
与えられた回線設定要求の制御ワードのアドレス
部によつて規定される制御ユニツトに対して接続
された出力ポートのひとつに対して、与えられた
入力ポートから順次に受信された制御メツセージ
の制御ワードを送信するようになつている。

図 面 第１図は本発明の一実施例たるシステムのブロ
ツク図； 第２図は第１図の実施例に含まれたラインユニ
ツトのより詳細なブロツク図； 第３図は第１図の実施例に含まれるタイムスロ
ツト入替ユニツトと関連する制御ユニツトのより
詳細なブロツク図； 第４図は第１図の実施例のタイムマルチプレツ
クススイツチユニツトとの通信に用いられる第３
図のタイムスロツト入替ユニツトに含まれたリン
クインタフエースユニツトのブロツク図； 第５図は第３図のタイムスロツト入替ユニツト
との通信のための第１図の実施例のタイムマルチ
プレツクススイツチユニツトに含まれたリンクイ
ンタフエースユニツトのブロツク図； 第６図は第１図の実施例で利用されるデータワ
ードのフオーマツトの図； 第７図は第１図の実施例に含まれる中央制御の
より詳細なブロツク図； 第８図は本実施例のＥ−ビツト制御シーケンス
の流れ図； 第９図は本実施例に用いられるＥ−ビツト検査
回路の図； 第１０図は第３図の制御ユニツトに含まれる
DMA送信回路の状態図； 第１１図は第１図の実施例に含まれた制御ワー
ドスイツチへ伝送される制御ワードのために使用
される制御ワードのフオーマツトの図； 第１２図は第１図の実施例に含まれた制御ワー
ドスイツチから伝送される制御ワードのために使
用される制御ワードのフオーマツトの図； 第１３図乃至第１６図は第１７図に従つて配列
される第１図の実施例に含まれる制御ワードスイ
ツチのより詳細なブロツク図； 第１８図は第１図の実施例に含まれる制御ワー
ドスイツチに関連したタイミング図； 第１９図は第１図の実施例の制御ワードスイツ
チに含まれるマーキング制御回路に関連した論理
表； 第２０図は第１図の実施例の制御メツセージの
伝送のための通信シーケンスの機能図である。

一般的説明 第１図は加入者セツト２３乃至２６のような加
入者セツトを相互接続するのに使用される本発明
の一実施例たる時分割交換方式のブロツク図であ
る。第１図の実施例は64入力ポートと64出力ポー
トを有する時分割空間スイツチを含むタイムマル
チプレツクススイツチユニツト１８を含んでい
る。この実施例はさらに31個のタイムスロツト入
替ユニツトを含み、その中で、代表的タイムスロ
ツト入替ユニツト１１および１２が特に図示され
ている。各々のタイムスロツト入替ユニツト１１
および１２は双方向のタイムスロツト入替装置を
含む。さらに、各々のタイムスロツト入替ユニツ
ト１１および１２はタイムマルチプレツクススイ
ツチユニツト１０の二つの入力ポートと二つの出
力ポートに接続されている。この実施例において
は、タイムスロツト入替ユニツト１１は、時分割
多重線１３および１４を経由して二つのタイムマ
ルチプレツクススイツチの入力ポートに、時分割
多重線１５および１６を経由して二つの出力ポー
トに接続されている。タイムスロツト入替ユニツ
ト１２は時分割多重線１３および１４を経由して
二つのタイムマルチプレツクススイツチの入力ポ
ートに、時分割多重線１５′および１６′を経由し
て二つの出力ポートに接続されている。

以下の説明においては、タイムマルチプレツク
ススイツチユニツト１０の入力ポートと出力ポー
トは入出力ポート対と呼ばれる。与えられた入出
力ポート対の入力ポートのデータワードの信号源
はまたその対の出力ポートからのデータワードの
宛先ともなつているためにこの用語が使用される
のである。第１図に示すように、入出力ポート対
Ｐ１は時分割多重線１３および１５と関連してい
る。各々の時分割多重線１３乃至１６および１
３′および１６′は各々が256の時分割チヤネルを
含む125マイクロ秒の時間フレームでデイジタル
情報を伝送する。

各々のタイムスロツト入替ユニツトは制御ユニ
ツトと一義的に関連しており、その中で制御ユニ
ツト１７はタイムスロツト入替ユニツト１１と関
連しており、制御ユニツト１８はタイムスロツト
入替ユニツト１２と関連している。さらに、各々
のタイムスロツト入替ユニツトは複数のラインユ
ニツトに接続されており、その中でラインユニツ
ト１９乃至２２は個々の時分割多重線を経由して
接続されているのが図示されている。本実施例に
おいては、ラインユニツト１９および２０はタイ
ムスロツト入替ユニツト１１に接続されており、
ラインユニツト２１および２２はタイムスロツト
入替ユニツト１２に接続されている。本実施例の
ラインユニツトの各々は多数の加入者セツトに接
続されており、その中で加入者セツト２３乃至２
６が図示されている。各々のタイムスロツト入替
ユニツトに関連したラインユニツトの正確な数と
各々のラインユニツトに関連した加入者セツトの
正確な数は取扱かわれるべき加入者の数とこれら
の加入者の発呼率によつて決定される。各々のラ
インユニツトは複数の加入者セツト２３乃至２６
からの周知のタイプのアナログループを終端して
おり、アナログ音声信号を含む呼情報をそれに関
連するタイムスロツト入替ユニツトに送信するデ
イジタルデータワードに変換する。さらに各々の
ラインユニツトは加入者セツトからのサービス要
求を検出し、これらの加入者セツトに対してある
種の信号を発生する。そこから音声サンプルを取
り出しエンコードすべき特定の加入者セツトと結
果として得られたコードをラインユニツトと関連
するタイムスロツト入替ユニツトの間で伝送する
のに使用される特定の時分割多重チヤネルは関連
するタイムスロツト入替ユニツトの制御ユニツト
によつて決定される。

加入者セツトとラインユニツトとタイムスロツ
ト入替ユニツトの間の関係は入替ユニツトの各グ
ループの各々について本質的に同一である。従つ
て以上の説明は加入者セツト２３、ラインユニツ
ト１９およびタイムスロツト入替ユニツト１１に
直接関連しているが、これはこのようなユニツト
のすべての他のグループについての関係を示して
いる。ラインユニツト１９は各々の加入者セツト
に接続されたラインを走査して、サービス要求を
検出する。このような要求が検出されたとき、ラ
インユニツト１９は制御ユニツト１７に対して要
求と要求している加入者セツトの番号を示すメツ
セージを送信する。このメツセージは通信路２７
を経由して制御ユニツト１７に送信される。制御
ユニツト１７は要求されたサービスと、要求して
いる加入者セツトの番号および、利用できる装置
に従つて必要な翻訳を実行し、加入者セツト２３
からタイムスロツト入替ユニツト１１に対して情
報を伝送するのに用いられるラインユニツト１９
とタイムスロツト入替ユニツト１１の間の複数の
時分割チヤネルを定義するメツセージを通信路２
７を経由して送る。このメツセージに応動して、
ラインユニツト１９は加入者セツト２３からのア
ナログ情報をデイジタルデータワードに符号化
し、この結果得られたデータワードを割当てられ
たチヤネルに送出する。本実施例においては、ラ
インユニツト１９はまた割当てられたチヤネルで
加入者セツト２３に関する加入者ループの開、閉
すなわち直流状態の表示を伝送する。

ラインユニツト１９とタイムスロツト入替ユニ
ツト１１の間で与えられた加入者セツトに対して
時分割チヤネルが割当てられたあとで、制御ユニ
ツト１７は割当てられたチヤネルで伝送された情
報をサンプルすることによつて加入者セツトから
の信号情報を検出する。このようなサンプリング
動作は通信路２８を経由して行われる。制御ユニ
ツト１７は加入者のチヤネルからの信号情報、他
の制御ユニツト例えば１８および中央制御１８か
らの制御メツセージに応動してタイムスロツト入
替ユニツト１１のタイムスロツト入替機能を制御
する。先に述べたように、タイムスロツト入替ユ
ニツトとタイムマルチプレツクススイツチユニツ
ト１０の間の各々の時分割多重線は125マイクロ
秒のフレームの各々について、256チヤネルを持
つている。これらのチヤネルにはその生起順序に
従つて１〜256の数字の番号が付いている。125マ
イクロ秒ごとに与えられたチヤネルが利用できる
ように、このチヤネルの順序はくりかえし生じ
る。このタイムスロツト入替の機能は制御ユニツ
ト１７と１８の制御によつてラインユニツトから
データワードを取り、これをタイムスロツト入替
ユニツトとタイムマルチプレツクススイツチユニ
ツト１０の間の時分割多重線に与えることであ
る。

タイムマルチプレツクススイツチユニツト１０
はタイムスロツトのくりかえしフレームで動作
し、ここで各々の125マイクロ秒のフレームは256
個のタイムスロツトを持つている。各タイムスロ
ツトの間で、タイムマルチプレツクススイツチユ
ニツト１０は制御メモリー２９に記憶されたタイ
ムスロツト制御情報に従つてその64個の入力ポー
トの任意のもので受信されたデータワードをその
64個の出力ポートの任意のものに接続することが
できる。タイムマルチプレツクススイツチユニツ
ト１０を通る接続の構成パターンは256タイムス
ロツトごとにくりかえし、各タイムスロツトには
１から256の順序で数字が割当てられる。従つて
タイムスロツトTS１の間には、時分割多重線１
３上のチヤネル１の情報をタイムマルチプレツク
ススイツチユニツト１０によつて出力ポートＰ６
４にスイツチでき、また次のタイムスロツトTS
２の間には、時分割多重線１３上のチヤネル２を
出力ポートＰ６２にスイツチすることができる。
タイムスロツト制御情報は種々の制御ユニツト例
えば１７および１８から得られた制御メツセージ
からこの制御情報を誘導する中央制御２３０によ
つて制御メモリー２９に書き込まれる。

中央制御２３０と制御ユニツト１７および１８
はタイムスロツト入替ユニツトとタイムマルチプ
レツクススイツチユニツト１０の間で時分割多重
線、例えば１３乃至１６上の制御チヤネルと呼ば
れる選択されたチヤネルを利用して制御メツセー
ジを授受する。この実施例においては、各制御メ
ツセージは複数の制御ワードを含み、各制御チヤ
ネルは256の時分割チヤネルのフレーム当りでひ
とつの制御ワードを伝送することができる。与え
られた入出力ポート対に関連した二つの時分割多
重線の同一チヤネルが制御チヤネルとして予め定
められている。さらに、１対の時分割多重チヤネ
ルについてだけ与えられたチヤネルが制御チヤネ
ルとして使用される。例えば、時分割多重線１３
と関連する時分割多重線１５でチヤネル１が使用
されていれば、他の時分割多重線はチヤネル１を
制御チヤネルとしては使用しない。この例に従え
ば、入出力ポート対Ｐ１乃至Ｐ６２は31個のタイ
ムスロツト入替ユニツトに接続されている。タイ
ムスロツト入替ユニツト１１に関連した制御ユニ
ツト１７は入出力ポート対Ｐ１に接続された時分
割多重線１３および１５ではチヤネル１を、入出
力ポート対Ｐ２に接続された時分割多重線１４お
よび１６ではチヤネルを制御チヤネルとして使用
する。同様に、他の30のタイムスロツト入替ユニ
ツトに関連した制御ユニツトは入出力ポート対Ｐ
３乃至Ｐ６２に接続された時分割多重線のチヤネ
ル３乃至６２を使用する。例えば、タイムスロツ
ト入替ユニツト１２に関連した制御ユニツト１８
は制御チヤネルとして入出力ポート対Ｐ６１に接
続された時分割多重線１３′および１５′のチヤネ
ル６１と入出力ポート対Ｐ６２に接続された時分
割多重線１４′および１６′のチヤネル６２を使用
する。入出力ポート対Ｐ６３は時分割多重線２０
１および２０２を通して中央制御２３０に接続さ
れている。中央制御２３０は時分割多重線２０１
および２０２のチヤネル６３乃至７１の内の９チ
ヤネルを制御チヤネルとして使用する。中央制御
によつて使用される制御チヤネルの数は特定の実
施例における制御メツセージのトラヒツクの量に
よつて決定される。

制御チヤネルと同一の番号を持つ各タイムスロ
ツトの間に、タイムマルチプレツクススイツチユ
ニツト１０はその制御チヤネルを占有する制御ワ
ードを出力ポート対６４に接続し、入力ポートＰ
６４を上述した制御チヤネルに関連した出力ポー
トに接続する。以下に述べるのはチヤネル１が時
分割多重線１３および１５の制御チヤネルであ
り、チヤネル２が時分割多重線１４および１６の
制御チヤネルであるときのこの実施例の動作例で
ある。タイムスロツトTS１の間には、制御メモ
リー２９からの情報は他の接続と共に時分割多重
線１３のチヤネル１の制御ワードが出力ポートＰ
６４に接続されるべきことと、入力ポートＰ６４
のチヤネル１の制御ワードが時分割多重線１５に
接続されるべきことを定める。同様に、タイムス
ロツトTS２の間には、制御メモリー２９からの
情報が、時分割多重線１４のチヤネル２の制御ワ
ードが出力ポートＰ６４に接続されることと、入
力ポートＰ６４のチヤネル２の制御ワードが時分
割多重線１６に接続されるべきことを定める。こ
のように動作しているときには、出力ポート６４
はタイムマルチプレツクススイツチユニツト１０
からそれがタイムマルチプレツクススイツチユニ
ツトに送出したのと同一の番号を持つチヤネルの
すべての制御ワードを受信する。さらに各制御チ
ヤネルはそれに関連する制御チヤネルと同一の番
号を持つタイムスロツトの間に入力ポートＰ６４
からの制御ワードを受信するように接続されてい
る。出力ポートＰ６４にスイツチされた制御ワー
ドは256チヤネルの時分割多重線３０１を通して
制御ワードスイツチ３００に送信される。従つ
て、本実施例の71個の制御チヤネル（62個は31個
のタイムスロツト入替ユニツトに関連し、９チヤ
ネルは中央制御２３０に関連している。）は時分
割多重線３０１のチヤネル１乃至７１に転送され
る。時分割多重線３０１に送出された制御ワード
は各々第１１図のフオーマツトに示した16ビツト
を含み、ビツト０乃至７は８ビツトの情報フイー
ルドＸ１をビツトＢおよびＣは２ビツトの定義フ
イールドＸ２を形成する。与えられた制御ワード
のフイールドＸ２は制御メツセージの制御ワード
か、回線設定要求制御ワードか、回線クリア要求
制御ワードかあるいは回線切断要求制御ワードか
を定める。時分割多重線３０１を通して制御ワー
ドスイツチに受信された制御ワードは、上述した
ようにして256チヤネルの時分割多重線３０２の
チヤネル１乃至７１で入力ポートＰ６４に接続さ
れる。（この例では時分割多重線３０１および３
０２のチヤネル７２乃至２５６は使用されない。）
時分割多重線３０２上を伝送される制御ワードの
各々は第１２図に示すような16ビツトから成り、
ビツト０乃至７は８ビツトの情報フイールドＲ１
を形成し、ビツトＢおよびＣは２ビツトのステー
タスフイードＲ２を形成し、ビツトＦおよびＧは
２ビツトのステータスフイードＲ３を形成する。
ステータスフイードＲ２は制御メツセージを発生
したタイムスロツト入替ユニツトに対してステー
タス信号を伝送するのに使用され、ステータスフ
イードＲ３は制御メツセージを受信するタイムス
ロツト入替ユニツトに対してステータス信号を送
るのに用いられる。タイムマルチプレツクススイ
ツチユニツトの動作によつて、時分割多重線３０
２のチヤネル１乃至６２は出力ポートＰ１乃至Ｐ
６２において、それぞれチヤネル１乃至６２で転
送され、時分割多重線３０２のチヤネル６３乃至
７１は出力ポートＰ６３のチヤネル６３乃至７１
に転送される。

タイムマルチプレツクススイツチユニツト１０
と制御ワードスイツチ３００を通して制御メツセ
ージを伝送するための制御チヤネルの使用方法に
ついて、以下の例で説明する。この例ではタイム
スロツト入替ユニツト１１に関連した制御ユニツ
ト１７がタイムスロツト入替ユニツト１２に関連
した制御ユニツト１８に対して制御メツセージを
送りたいとしている。第１にタイムスロツト入替
ユニツト１１は時分割多重線１３のタイムスロツ
トTS１でその定義フイールドＸ２＝01を持つこ
とによつて規定される回線設定要求制御ワードを
送出する。回線設定要求制御ワードはその情報フ
イールドＸ１に61を２進法で表した情報を持ち、
これはタイムスロツト入替ユニツト１２に対する
制御用通信に使用される制御チヤネルの番号であ
る。タイムマルチプレツクススイツチユニツト１
０の動作によつて、回線設定要求制御ワードはタ
イムスロツトTS１を通して出力ポートＰ６４を
経由して時分割多重線３０１によつて制御ワード
スイツチ３００に送られる。制御ワードスイツチ
は後述する方法でタイムスロツト入替ユニツト１
２にゆく制御チヤネル６１が利用できるかどうか
を判定する。もしそのチヤネルが塞りであるな
ら、制御ワード源３００は時分割多重線３０２の
タイムスロツトTS１によつて送信される次の制
御ワードのステータスフイードＲ２＝11によつて
タイムスロツト入替ユニツトに対して回線塞り状
態信号を送出し、このワードは次に時分割多重線
１５のタイムスロツトTS１によつて伝送される。
この回線塞りステータス信号に応動して、タイム
スロツト入替ユニツト１１は制御ワードスイツチ
３００がタイムスロツト入替ユニツト１２への制
御チヤネル６１が空きになつたと判定するまで時
分割多重線１３のチヤネル１を通して制御チヤネ
ル６１を規定した回線設定信号をくりかえして送
出し、空きになつたと判定されたときには、61の
２進表示が時分割多重線３０１のチヤネル１に関
連した制御ワードスイツチ３００の記憶位置に記
憶され回線設定ステータス信号がタイムスロツト
入替ユニツト１１および１２の両方に送出され
る。制御ワードスイツチ３００は共に時分割多重
線３０２で送られるタイムスロツトTS１で送信
される次の制御ワードのステータスフイードをＲ
２＝10とし、タイムスロツトTS６１で送信され
る次の制御ワードのステータスフイードをＲ３＝
10とすることによつて、これらの回線設定ステー
タス信号を送信する。回線設定ステータス信号が
タイムスロツト入替ユニツト１２によつて受信さ
れると、関連した制御ユニツト１８は制御メツセ
ージを含む制御メツセージの制御ワードが１フレ
ーム当たり１制御ワードの割合で制御チヤネル６
１で転送されることを知らされる。タイムスロツ
ト入替ユニツト１１は制御ワードユニツト３００
からの回線設定ステータス信号に応動して、制御
チヤネル１を通してフレーム当たり１制御ワード
の割合で制御メツセージを形成する制御メツセー
ジ制御ワードの送信を開始する。制御ワードユニ
ツト３００は制御チヤネル１に関連した記憶位置
に記憶された情報を使用して時分割多重線３０２
のチヤネル６１に対して時分割多重線３０１のチ
ヤネル１で受信された各々の制御メツセージ制御
ワードを転送する。これによつて制御メツセージ
は制御ユニツト１７から制御チヤネル１を経由し
て制御ワードユニツト３００に与えられ、制御ワ
ードスイツチ３００からは制御チヤネル６１を経
由して制御ユニツト１８に与えられる。ここに述
べた例はタイムスロツト入替ユニツトに関連した
制御ユニツトの二つの間の制御メツセージの通信
に関するものであるが、タイムスロツト入替ユニ
ツトに関連した制御ユニツトと中央制御２３０の
間の制御メツセージの通信にも本質的に同一の手
順がとられる。

制御ユニツト例えば１７，１８の各々はそれに
関連する制御ユニツトを制御するためのプログラ
ムと、制御ユニツト、それに関連するタイムスロ
ツト入替ユニツトおよびそれに関連する加入者の
１次機能に関連するデータを記憶するメモリー５
７（第３図）を含んでいる。メモリー５７はサー
ビスクラス、利得あるいは減衰の加入者ごとの範
囲、市外制限情報、例えば着信側保持や両側保持
のような通常の呼取扱かい手順からの変更に関連
した情報を記憶している。与えられたメモリー５
７の内容の大部分は他の制御ユニツトあるいは中
央制御に関連した記憶位置には記憶されていな
い。しかし、これは保守の目的でバルクメモリー
（図示せず）に記憶されている。メモリー５７中
の情報の一部、たとえば着信側保持や両側保守の
情報は主として他の制御ユニツトによつて実行さ
れる機能に関連している。この情報はデータの重
複を避け、このような情報の集中記憶の非能率を
避けるために、それが関連した加入者について記
憶されている。制御ワードスイツチ３００を通し
て伝送される制御チヤネルを利用した先に述べた
装置はこの呼に関連した情報を他の制御ユニツト
と中央制御に送るのに利用される。

詳細な説明 ラインユニツト１９ ラインユニツト１９については第２図に詳細に
図示されている。本実施例のすべてのラインユニ
ツトはラインユニツト１９と本質的に同一である
ことに注意していただきたい。加入者セツト２３
および３３のような加入者セツトは512個まで本
実施例の各ラインユニツトに接続されている。こ
れらの加入者セツトは当業者には周知のタイプの
加入者ループ回路を経由して、コンセントレー
タ／エキスパンダ３４に接続されている。加入者
セツト２３は加入者ループ回路３５を経由してコ
ンセントレータ／エキスパンダ３４に接続されて
おり、加入者セツト３３は加入者ループ回路３６
を経由してコンセントレータ／エキスパンダ３４
に接続されている。コンセントレータ／エキスパ
ンダ３４は512個の出力端子を有し、従つて８対
１の圧縮と拡大を行う。本実施例はまた64個のチ
ヤネル回路３７を含み、これが加入者セツトから
のアナログ情報をデイジタルデータワードに変換
してから、交換システムに伝送し、また交換シス
テムからのデイジタル情報をアナログ形式に戻し
て加入者セツトに送る。チヤネル回路３７の各々
はコンセントレータ／エキスパンダ３４の出力端
子のひとつに接続されている。コンセントレー
タ／エキスパンダ３４の出力ポートの各々はまた
高レベルサービス回路４１に接続されており、こ
れは例えば、加入者セツトに対してリンギング電
流を送るのに使用される。チヤネル回路３７の
各々は８キロヘルツの周波数でコンセントレー
タ／エキスパンダ４１の関連した出力端子からア
ナログ信号をサンプルし、これらのサンプルをア
ナログ信号の８ビツトのPCM表示に変換する。
この８ビツトのPCM表示はタイムスロツト入替
ユニツト１１に対して送信されるデータワードの
一部として使用される。第６図に図示するよう
に、各データワードは16ビツトの長さを持ち、８
ビツトのPCMデータ部と７ビツトの信号部とパ
リテイビツトから成る。信号部はそれが接続され
たチヤネル回路あるいは加入者セツトに関する信
号情報を伝送するのに使用される。例えば、信号
部のＡ−ビツトはタイムスロツト入替ユニツト１
１に対して関連する加入者セツトの現在の直流状
態を送信するのに使用される。

データワードはチヤネル回路３７から多重化／
多重分離回路４３に伝送され、これはタイムスロ
ツト入替ユニツト１１との間で時分割多重された
デイジタル情報を送受するように接続されてい
る。多重化／多重分離回路４３は各々が16ビツト
の64チヤネルを含む125マイクロ秒のフレームで
時分割多重線４５を通してタイムスロツト入替ユ
ニツト１１に対してデイジタル情報を伝送する。
時分割多重線４５上で伝送された各チヤネルはチ
ヤネル回路３７のひとつに一義的に関連してお
り、そのチヤネル回路からタイムスロツト入替ユ
ニツト１１に対して情報を伝送するのに使用され
る。多重化／多重分離回路４３は当業者には周知
の方法でチヤネル回路３７の各々からの16ビツト
のデータワードを送信するように動作する。多重
化／多重分離回路４３は時分割多重線４５と本質
的に同一のフオーマツトで時分割多重線４４を経
由してタイムスロツト入替ユニツト１１からのデ
イジタル情報を受信する。多重分離装置として動
作するときには、多重化／多重分離回路４３は時
分割多重線４４から受信されたデータワードをそ
のチヤネルに一義的に関連したチヤネル回路３７
のひとつに送出する。そのチヤネルを受信する特
定のチヤネル回路３７はこのようなチヤネルのフ
レーム中のそのチヤネルの位置によつて決定され
る。チヤネル回路３７は次に８ビツトのデータワ
ードを複写し、結果として得られたアナログ信号
をコンセントレータ／エキスパンダ３４を経由し
てそれに関連する加入者に対して送出する。多重
化／多重分離回路４３はまたクロツク再生回路
（図示せず）を含み、これは当業者には周知の方
法で時分割多重線４４上の信号からクロツク信号
を再生する。このクロツク信号は多重化／多重分
離回路４３のタイミングを制御するのに用いら
れ、また導体４６を経由ししてチヤネル回路３７
に伝送されて、そのタイミングを制御する。

先に述べたように、制御ユニツト１７はライン
ユニツトの各々によつて実行される動作の大部分
を制御する。制御ユニツト１７の主処理主体はプ
ロセツサ６６（第３図）であり、これはメモリー
５７に記憶された命令に応動して動作する。制御
ユニツト１７は制御インタフエース回路５６を含
み、プロセツサ６６からの命令を受信して、これ
に応動して、制御バス27を経由して、ラインユニ
ツト、例えば、１９および２０と通信する。制御
バス27は複数の通信路を含み、少なくともそのひ
とつは各ラインユニツトと一義的に関連してい
る。各ラインユニツトはラインユニツト制御機を
含み、これは制御バス27に接続されている。この
実施例ではラインユニツト１９はラインユニツト
制御機４７（第２図）を含んでいる。制御ユニツ
ト１７とラインユニツト制御機４７の間の通信の
大部分は制御ユニツト１７からの読み書きの命令
によつて開始される。読み出し命令はラインユニ
ツト１９のある識別できる情報を読み出す指示で
あり、単一ビツトの読み出し表示と、読み出され
るべき特定の情報のアドレスを含んでいる。書き
込み命令はラインユニツト１９のあるユニツトに
情報を書き込む指示であり、書き込みアドレス
と、書き込まれるべき情報と、１ビツトの書き込
みコードを含んでいる。書き込みを行なうあるい
は読み出しを行なう特定のユニツトは走査制御機
３９、集線制御機あるいは高レベルサービス回路
を含んでいる。ラインユニツト制御機４７は制御
ユニツト１７からの各命令を部分的に複写し、命
令の残りの部分と読み／書き表示ビツトをアドレ
スされた特定のユニツトに向ける。アドレスされ
た特定のユニツトは制御ユニツト１７から送られ
たアドレス部と読み／書きビツトに応動して、ア
ドレス部によつて指示された記憶位置に対して読
み書きを行なう。ラインユニツト１９中の特定の
ユニツトから読み出された情報はラインユニツト
制御機４７に戻され、それによつて制御ユニツト
１７に伝送される。各加入者ループ、例えば３５
および３６はそれに関連する加入者ループの直流
導通状態を示す走査点３８を含んでいる。制御ユ
ニツト１７は交換システムの加入者セツトに関連
した加入者ループを周期的に走査して、第１図の
ラインユニツトに対して読み出されるべき走査点
の番号を含む読み出し命令を送出する。本実施例
においては、このような走査命令はラインユニツ
ト制御機４７によつて受信され、これは命令のア
ドレスと読み／書きビツト部を走査制御ユニツト
３９に送る。走査制御ユニツト１７はアドレス部
によつて示された走査点３８の内のひとつによつ
て表示された加入者ループの現在の直流導通状態
を示す応答を制御ユニツト１７に返送する。制御
ユニツト１７は走査制御ユニツト３９から送信さ
れた情報をチエツクし、加入者セツトのどれかの
状態が変化したことを判定する。例えば、もし前
の走査のあとで加入者セツトのいずれかがオフフ
ツクしていれば、その加入者セツトからコンセン
トレータ／エキスパンダ３４を通してチヤネル回
路３７の内の利用できるものに対して通信路を設
定することが必要である。従つて、制御ユニツト
１７はコンセントレータ制御回路４０に対して書
き込み命令を送り、制御回路４０はこれに応動し
て、加入者セツト、例えば３３をコンセントレー
タ／エキスパンダ３４の予め定められた出力端子
に接続する。書き込み命令に関しては応答は返送
されないが、オールシームズウエル信号を制御ユ
ニツトに返送することによつて、全体のシステム
の健全性を保つのを助けることができる。

タイムスロツト入替ユニツト１１ 先に述べたように、多重化／多重分離回路４３
の出力信号は各々が16ビツトを持つ64のデイジタ
ルチヤネルのくりかえしのフレームである。この
情報はタイムスロツト入替ユニツト１１の中の多
重化ユニツト６０（第３図）に送信される。多重
化回路６０は、８本のラインユニツトから出力信
号を受信し、この信号はフオーマツト変更され
て、125マイクロ秒の各々の中で512チヤネルを持
つ出力時分割多重線６２に送出される。同様に多
重分離回路６１は時分割多重線６３上で16ビツト
の512チヤネルを受信し、このチヤネルは予め定
められた構成でラインユニツト１９のような８本
のラインユニツトに分配される。さらに多重化ユ
ニツト６０は入力の情報チヤネルを直列から並列
に変換し、多重分離回路６１はそれが受信した情
報を並列から直列の形式に変換する。時分割多重
線６２上の与えられたチヤネルで送信された情報
は受信タイムスロツト入替ユニツト５０のそのチ
ヤネルに一義的に関連した記憶位置に記憶され
る。

与えられたデータワードが記憶される特定の記
憶位置はタイムスロツトカウンタ５４によつて発
生されるタイムスロツト指定信号によつて規定さ
れる。タイムスロツトカウンタ５４はタイムスロ
ツト当り１タイムスロツト指定の割合で512個の
タイムスロツト番号のくりかえしの順序を発生す
る。与えられたデータワードが受信されるタイム
スロツトの間に発生された特定のタイムスロツト
番号はそのデータワードを記憶するのに用いられ
る受信タイムスロツト入替装置５０の中の記憶位
置を指定する。データワードもタイムスロツト当
り１データワードの割合で受信タイムスロツト入
替装置５０から読み出される。受信タイムスロツ
ト入替装置５０から読み出されるべきデータワー
ドの記憶アドレスは制御RAM５５を読むことに
よつて得られる。制御RAM５５はタイムスロツ
トカウンタ５４のタイムスロツト指定によつて定
められたタイムスロツトでタイムスロツトごとに
１回読み出され、このようにして読み出された値
はそのタイムスロツトの読み出しアドレスとして
受信タイムスロツト入替装置に送り出される。受
信タイムスロツト入替装置から読み出されたデー
タワードは時分割多重線６８とインタフエースユ
ニツト６９を経由してタイムマルチプレツクスス
イツチユニツト１０に送られる。タイムマルチプ
レツクススイツチ１０からのデータワードはイン
タフエースユニツト６９を経由してタイムスロツ
ト入替ユニツト１１によつて受信され、時分割多
重線７０に与えられる。時分割多重線７０は送信
タイムスロツト入替装置５３に接続され、これは
入来データワードを制御RAM５５からのアドレ
スで指定された位置に記憶する。データワードは
タイムスロツトカウンタ５４によつて規定される
アドレス送信タイムスロツト入替装置５３から読
み出される。このようにして読み出されたデータ
ワードは時分割多重線６３を通してラインユニツ
ト１９に送信される。制御RAM５５は特定の回
路、例えばタイムスロツト入替装置５３と各々が
関連した多数の制御メモリーとして実現されてい
る。制御メモリーの特定の構成は本発明には重要
ではなく、タイムスロツト入替ユニツト１１の内
部のタイミングと回路の要求によつて変更する。
受信はタイムスロツト入替装置５０、制御RAM
５５、タイムスロツトカウンタ５４および送信タ
イムスロツト入替装置によつて実行されるタイム
スロツト入替の一般的原理は当業者には周知であ
り、ここでは詳細には述べない。タイムスロツト
メモリーにデータワードを読み書きするための構
成の一例はJ.W.Lurtzの米国特許4035584に詳細
に述べられている。

時分割多重線６２上の各データワードは上述し
たようにタイムスロツト入替装置５０に記憶され
る。タイムスロツト入替装置５０に記憶する他
に、タイムスロツト入替ユニツト１１によつて受
信された各データワードの信号部（第６図のビツ
トＡ乃至Ｇ）は制御ユニツト１７（第３図）の一
部である信号プロセツサ６５に送信される。信号
プロセツサ６５はビツトＡ乃至Ｇを受信して分析
することによつて、プロセツサ６６の実時間負荷
を減少する。例えば、信号プロセツサ６５は各デ
ータワードのＡビツトを分析し、このビツトは関
連する加入者セツトの直流状態を示すが、加入者
セツトがオンフツクしたか、あるいは正しいダイ
ヤルパルスが送られたかを判定する。オフフツク
状態あるいはダイヤルパルスが検出されたときに
は、信号プロセツサ６５はプロセツサ６６に対し
て得られた情報を示す信号を送る。プロセツサ６
６は信号プロセツサ６５からの情報を累積し、後
に詳述する方法で交換システムを通して制御を実
行する。

第３図の実施例はまた時分割多重線６２を通し
て伝送された各データワードのデータ部（第６
図）を受信するデイジタルサービスユニツト６７
を含んでいる。デイジタルサービスユニツト６７
はチヤネル回路３７によつてPCM信号に変換さ
れた加入者からのトーン信号を受信して分析し、
PCM形式で信号を送るのに使用される。デイジ
タルサービスユニツト６７は時分割多重線６２か
らのデータワードのデータ部を受信する少なくと
も65個の記憶位置を有するメモリー（図示せず）
を含んでいる。各データワードの時分割多重線６
２から読み取られたデータ部は制御RAM５５か
ら読み取られたアドレスによつて定義されるデイ
ジタルサービスユニツト６７の位置に書き込まれ
る。デイジタルサービスユニツト６７によつて利
用されるものとしては、64チヤネルだけが実際に
アクテイブに情報を送ることができる。すべての
他のチヤネルからのデータワードはデイジタルサ
ービスユニツト６７の65番目の記憶位置に書き込
まれ、ここで無視される。デイジタルサービスユ
ニツト６７はこのようにして記憶されたデータワ
ードを読み、どの信号が受信されているかを判定
し、番号とその性質をプロセツサ６６に報せる。
プロセツサ６６は受信された信号に応動してどの
ような動作を行うかを決定する。

デイジタルサービスユニツト６７はまたその加
入者セツトに関連したチヤネルを通して、時分割
多重線６３を経由して加入者セツトに対してトー
ンを送る。これらのトーンはPCMの形式で受信
加入者に関連したタイムスロツトの間で、デイジ
タルサービスユニツト６７からゲート回路５１の
第１の入力ポートに送られる。ゲート回路５１の
他の入力ポートは送信タイムスロツト入替装置５
３から読み出された各データワードのデータ部を
受信するように接続されている。ゲート制御ビツ
トはRAM５５から読み出され、各タイムスロツ
トの間にゲート回路５１に送られて送信タイムス
ロツト入替装置５３からのデータ部あるいはデイ
ジタルサービスユニツト６７からのデータ部のい
ずれを多重分離回路６１に送るかを決める。本実
施例においては、論理“１”のゲートビツトはデ
イジタルサービスユニツト６７をデータ部の信号
源とし、論理“０”は送信タイムスロツト入替装
置５３を信号源とする。

PCM符号化されたトーンをそれに関連するラ
インユニツトに送る他に、各タイムスロツト入替
ユニツトはこのようなトーンをタイムマルチプレ
ツクススイツチユニツト１０に送ることができ
る。後述するように発信加入者に対する可聴リン
ギング音は着信加入者に関連したタイムスロツト
入替ユニツトによつて発生生されるから、この能
力が得られることになる。入来時分割多重線６２
はゲート回路５２のひとつの入力として接続さ
れ、これはタイムマルチプレツクススイツチユニ
ツト１０に送信されるトーンの挿入点となつてい
る。。ゲート回路５２の他方の入力はデイジタル
サービスユニツト６７の出力端子に接続されてい
る。ゲート回路５２とデイジタルサービスユニツ
ト６７はゲート回路５１に関して先に述べた方法
で動作し、時分割多重線６２の時分割多重チヤネ
ルの予め定められたひとつにトーンを与える。

タイムマルチプレツクススイツチ１０に対して
送信されるべき与えられたトーンのPCM符号化
された信号は時分割多重線６２の同一のチヤネル
に与えられ、従つて受信タイムスロツト入替装置
５０の同一のアドレス位置に記憶される。これら
のトーンを出側の時分割多重線６８の与えられた
チヤネルに与えるために、制御RAM５５はプロ
セツサ６６によつて制御されてそのチヤネルに関
連するタイムスロツトの間にトーンを記憶したア
ドレス位置の読み出しアドレスを発生する。例え
ば、時分割多重線６２のチヤネル５１２に可聴リ
ンギング音が入れられると、それが受信タイムス
ロツト入替装置５０の512番目の記憶位置に記憶
されることになる。従つて、与えられたチヤネル
が生ずるたびに可聴リンギングのPCM信号が受
信されることになる。可聴リンギングが終了する
と、プロセツサ６６は制御RAMの与えられたチ
ヤネルに関連したタイムスロツト位置に記憶され
たアドレスを変更する。

以下には信号プロセツサ６５、プロセツサ６６
およびデイジタルサービスユニツト６７の相互関
係について説明する。この説明では、ダイヤルを
用いる加入者がオフフツクしてラインユニツト１
９に関連して先に説明した方法でチヤネル回路が
割当てられているものと仮定する。チヤネル回路
が割当てられたあとで、デイジタルサービスユニ
ツト６７と信号プロセツサ６５に対して監視点が
移される。割当てられたチヤネルのデータワード
の信号部を読むことによつて、信号プロセツサ６
５は加入者セツトの直流状態を監視し、もし変化
が生じたらどのようなものでもプロセツサ６６に
知らせる。さらに、プロセツサ６６はバス５９を
経由して論理“１”を新らしくオフフツクした加
入者に関連するチヤネルのタイムスロツトのゲー
ト回路５１に関連した制御RAMのゲートビツト
位置に書き込む。これはデイジタルサービスユニ
ツト６７からの出力信号は新らしくオフフツクし
た加入者に関連したタイムスロツトの間にゲート
回路５１を経由してデマルチプレクサ６１に送信
されることを定める。さらにプロセツサ６６はバ
ス５９を経由してデイジタルサービスユニツト６
７に対してその内部記憶か、新らしくオフフツク
した加入者に関連したタイムスロツトの間にダイ
ヤル音のPCM表示を読み出すことを指示する。
従つてダイヤル音は新らしくオフフツクした加入
者に関連したチヤネルでデマルチプレクサ６１に
送られる。プロセツサ６６はまたデイジタルサー
ビスユニツト６７に対して、新らしくオフフツク
した加入者に関連した時分割多重線６２の各チヤ
ネルのデータ部を累算するように指示する。この
ようにして、ダイヤル数字はデイジタルサービス
ユニツト６７によつて検出される。特定の加入者
セツトのダイヤル数字と直流状態に関する情報は
プロセツサ６６に対して送出され、これがダイヤ
ルトーンの送出を停止し、ダイヤル数字の累算を
続ける。

制御情報の通信 本発明の制御情報の交換の１次的モードは信号
源タイムスロツト入替ユニツトから、タイムマル
チプレツクススイツチ１０、制御ワードユニツト
３００を通り、逆にタイムマルチプレツクススイ
ツチ１０を通して宛先のタイムスロツト入替ユニ
ツトあるいは中央制御２３０への制御メツセージ
の伝送である。制御情報の交換の１次的モードは
また中央制御２３０からタイムマルチプレツクス
スイツチ１０、制御ワードユニツト３００を通
り、逆にタイムマルチプレツクススイツチ１０を
通して宛先のタイムスロツト入替ユニツトにゆく
制御メツセージの伝送を含んでいる。通信の２次
的モードはまた与えられた呼に制御情報を信号源
タイムスロツト入替ユニツトからその呼に割当て
られたタイムスロツトを使用してタイムマルチプ
レツクススイツチ１０を経由して宛先タイムスロ
ツト入替ユニツトに送信するのに使用する。この
実施例においては、呼タイムスロツトのデータワ
ードのＥビツト位置は２次的モード通信に使用さ
れる。しかし、任意のあるいはすべての信号ビツ
トも２次通信モードに使用できることがわかる。
本実施例においては、Ｅ−ビツトは通信路の連続
性のチエツクと信号の確認の二重の目的に使われ
る。制御RAM５５はその512個の記憶位置の
各々にＥビツト位置を含んでいる。呼の途中で
は、プロセツサ６６が呼に関連した制御RAM５
５の各記憶位置のＥビツト位置に記憶されたデイ
ジツトを制御する。制御RAM５５が受信タイム
スロツト入替装置５０から読み出されるべきデー
タワードを規定するアドレスを送信するときに、
これは受信タイムスロツト入替装置５０のに記憶
されたＥビツトの代わりに時分割多重線６８に記
憶されたＥビツトを送信する。これによつてタイ
ムスロツト入替ユニツトの間でＥビツトチヤネル
を用いたメツセージの伝送が可能になる。第３図
の構成ではまた時分割多重線７０で受信された各
データワードのＥビツトを受信するＥビツト累算
器４８を含んでいる。これらのＥビツトはＥビツ
ト累算器４８によつてＥビツトチエツク回路に与
えられる。Ｅビツトチエツク回路１９２は導体１
９５を通して与えられるプロセツサ６６からの命
令に応動して、選択されたデータワードのＥビツ
トに関連する出力信号をプロセツサ６６に送出す
る。例えば、通信路の設定の間に、プロセツサ６
６はＥビツトチエツク回路１９２に対して、特定
のチヤネルのＥビツト位置を調べ、プロセツサ６
６に対して予め定められた時間の間に論理“１”
が受信されているかどうかを知らせる。第８図は
Ｅビツトチエツク回路１９２によつて実行される
機能のフロー図を示している。予め定められた期
間内に指定されたチヤネル中に論理“１”のＥビ
ツトが見付からなければ、導体１９３を経由して
この事実を知らせる切断状態信号がプロセツサ６
６に送出される。その代わりに、このような論理
“１”がその時間幅の間にＥビツトチエツク回路
で見付かれば、導体１９４を経由して連続信号が
プロセツサ６６に送られる。Ｅビツトチエツク回
路１９２はまた各々のアクテイブな呼についてＥ
ビツトを運ぶ。アクテイブな呼のＥビツトが
“０”になつてその状態に予め定められた時間留
まれば、上述した切断状態信号がそれに関連した
プロセツサ６６に送られる。切断状態信号を受信
したプロセツサ６６はどのようなプロセツサで
も、この事実を示す制御メツセージを中央制御２
３０に送る。

第９図はひとつの入来チヤネル、すなわち、通
信路に関連したＥビツトチエツク回路１９２の一
部を示している。タイマ１９６は導体１９５を通
してプロセツサ６６から来る命令に応動して計数
をなう。プロセツサ６６から受信された命令の後
で予め定められた時間が経過すると、導体１９７
上に論理“１”が送出され、これはANDゲート
１９９のひとつの入力として接続され、その出力
は導体１９３に接続される。連続信号発生器１９
８は関連したチヤネルのＥビツト位置を受信し
て、論理“１”のＥビツトに応動して導体１９４
上に論理“１”の出力を発生する。導体１９４の
論理“１”は連続信号発生器１９８によつて、論
理“０”のＥビツトが見付かるまで連続的に与え
られる。連続信号発生器１９８からの出力信号は
また反転されて、ANDゲート１９９の入力に与
えられる。従つて、タイマ１９６がその論理
“１”の出力を生じたときには、これは連続信号
発生器１９８が論理“０”の出力を発生して、Ｅ
ビツトが受信されていないことを示したときに、
ANDゲート１９９を経由して切断状態信号とし
て導体１９３に与えられる。この代わりに、連続
信号発生器１９８が論理“１”出力を発生してい
るときには、導体１９３上の信号は強制的に論理
“０”となり、一方導体１９４上には論理“１”
連続信号が送出される。Ｅビツトチエツク回路の
機能をプロセツサ６６によつて有利に実行し、こ
れによつて別のＥビツトチエツク回路１９２を不
必要にすることもできることに注意されたい。

以下には交換システム中の種々の制御主体の間
の１次通信モードについて説明する。一例として
制御ユニツト１７のプロセツサ６６が、呼設定シ
ーケンスの一部として、与えられた制御メツセー
ジを制御ユニツト１８に送らなければならないと
判定したとしよう。プロセツサ６６はメモリー５
７中に与えられた制御メツセージを記憶する。次
にプロセツサ６６はバス５９を経由してDMA送
信制御回路７０１に対してSTARTコマンドを送
出し、このコマンドは制御メツセージが制御チヤ
ネル６１を通して、タイムスロツト入替ユニツト
１２とそれに関連する制御ユニツト１８に送出さ
れることを示す。プロセツサ６６はまた回路７０
１に対して、与えられた制御メツセージがある数
の制御メツセージ制御ワードを含むことを知らせ
る。回路７０１は第１０図の状態図に示すように
５つの動作状態を有する。回路７０１がレデイ状
態にある、すなわち、これが他の制御メツセージ
を送出する状態にはないとすれば、これは
STARTコマンドに応動して設定状態に変化し、
経路７０４を通してインタフエースユニツト６９
の制御ワード源レジスタ８０（第４図）に対して
回線設定要求制御ワードを送出する。回線設定要
求制御ワードはそのとき、その定義フイールドが
Ｘ２＝01（第１１図）で、その情報フイールドが
61を２進法で表わしたもので、宛先制御チヤネル
の番号を含むことによつて定義される。後述する
ように、回線設定要求制御ワードはインタフエー
スユニツト６９によつて時分割多重線１３のタイ
ムスロツトTS１に挿入される。タイムマルチプ
レツクススイツチ１０の動作によつて、回線設定
要求制御ワードは時分割多重線３０１のタイムス
ロツトTS１の制御ワードスイツチに送られる。
制御ワードスイツチ３００についてもまた後述す
るが、これは回線設定要求制御ワードを受信し、
記憶されたビツトによつてタイムスロツト入替ユ
ニツト１２への制御チヤネル６１が塞りであるか
空であるかを判定する。もし宛先の制御チヤネル
６１が塞りであれば、制御ワードスイツチ３００
は時分割多重線３０２のタイムスロツトTS１で
送信される次の制御ワードで、Ｒ２＝11のステー
タスフイードを挿入することによつて回線塞りス
テータス信号を送信する。この制御ワードはタイ
ムマルチプレツクススイツチ１０によつて時分割
多重線１５のタイムスロツトTS１で送信され制
御ワード宛先レジスタ９２（第４図）に記憶され
る。レジスタ９２に記憶された制御ワードは経路
７０５を通してDMA受信制御回路７０２に送ら
れ、これはステータスフイードＲ２を形成するビ
ツトＢとＣを抽出して、これらのビツトを経路７
０６を通して回路７０１に送る。ステータスフイ
ードＲ２＝11すなわち回線塞りステータスフイー
ドを受信すると回路７０１は設定状態（第１０
図）のままで、与えられた回線設定要求制御ワー
ドをインタフエースユニツト６９の制御ワード源
レジスタ８０に再送し、このワードは前述したよ
うに時分割多重線１３のタイムスロツトTS１に
挿入される。このプロセスはくりかえされ、制御
ワードスイツチ３００はタイムスロツト入替ユニ
ツト１２への制御チヤネル６１が空きになるま
で、くりかえして与えられた回線設定要求制御ワ
ードを受信し、制御チヤネルが空きになつたとき
に、制御ワードスイツチ３００は61の２進表示を
時分割多重線３０１のチヤネルに関連した記憶位
置に入れ、回線設定ステータス信号をタイムスロ
ツト入替ユニツト１１および１２に送出する。制
御ワード源３００は制御チヤネル６１で送出され
る制御ワード中のステータスフイードＲ３＝10
（第１２図）によつて、タイムスロツト入替ユニ
ツト１２に対して回線設定ステータス信号を送出
する。ステータス信号と制御メツセージ制御ワー
ドに応動した宛先のタイムスロツト入替ユニツト
と関連する制御ユニツトの動作については後述す
る。制御ワードスイツチ３００は制御チヤネル１
で伝送される制御ワードにステータスフイードＲ
２＝10（第１２図）を含めることによつて、タイ
ムスロツト入替ユニツト１１に対して回線設定ス
テータス信号を送出する。この制御ワードは回路
７０２によつて受信され、ステータスフイードＲ
２のビツトが抽出されて経路７０６を経由して回
路７０１に送られる。ステータスフイードＲ２＝
10すなわち回線設定ステータス信号を受信する
と、回路７０１は転送状態（第１０図）に変化
し、当業者には周知のタイプのダイレクトメモリ
ーアクセス（DMA）ユニツト７０３に対して信
号を送り、これはその信号に応動してメモリー５
７に記憶された与えられた制御メツセージ制御ワ
ードの読み出しを開始する。この制御メツセージ
制御ワードはメモリー５７に含まれた与えられた
制御メツセージから成り、１フレームに１ワード
の割合でこれらの制御メツセージ制御ワードを経
路７０４を通して回路７０１を通して送る。次に
制御メツセージ制御ワードはインタフエースユニ
ツト６９から制御チヤネル１の中の制御ワードス
イツチ３００に送られる。制御メツセージ制御ワ
ードの各々はその定義フイールドがＸ２＝00であ
る（第１１図）によつてそのように識別される。
制御ワードスイツチ３００は次に制御チヤネル１
で受信された各々の制御メツセージ制御ワードを
入来チヤネル１に関連した記憶位置の内容に従つ
て、制御チヤネル６１のタイムスロツト入替ユニ
ツト１２に送出する。プロセツサ６６は回路７０
１に対してある数の制御メツセージ制御ワードが
与えられた制御メツセージに含まれていることを
知らせていることに注意されたい。全制御メツセ
ージが送信されたとき、回路７０１は切断状態に
変わり（第１０図）、回線切断要求制御ワードを
経路７０４に送出するが、これは定義フイールド
Ｘ２＝11を持つことによつてその機能が識別され
る。回線切断要求制御ワードはインタフエースユ
ニツト６９から制御チヤネル１の制御ワードスイ
ツチ３００に送出される。制御ワードスイツチ３
００は各々の入来制御チヤネルの空／塞状態と
各々の出力制御チヤネルの空／塞状態を示すビツ
トを記憶している。回線切断要求制御ワードを受
信すると、制御ワードスイツチ３００は入来制御
チヤネル１と出力制御チヤネル６１を空きである
とマークし、制御チヤネル１で次に送られる制御
ワードのステータスフイードをＲ２＝01とし、制
御チヤネル６１で次に送られる制御ワードのステ
ータスフイードをＲ３＝01とすることによつて、
タイムスロツト入替ユニツト１１および１２に対
して回線切断要求信号を送る。回線切断要求信号
を受信すると、回路７０１はレデイ状態（第１０
図）に戻り、ここでこれは他の制御メツセージを
送出するのに利用できるようになる。

回路７０１が設定状態あるいは転送状態にある
ときには、プロセツサ６６は、例えば、メモリー
５７に記憶された与えられた制御メツセージが誤
つているときには、RESETコマンドを送ること
によつて、制御メツセージの送信を止めることが
できる。回路７０１はこのRESETコマンドに応
答してクリア状態（第１０図）に変化し、経路７
０４に回線クリア要求制御ワードを送信するが、
これは定義フイールドＸ２＝10（第１１図）を持
つことによつて識別される。回線クリア要求制御
ワードはインタフエースユニツト６９から制御チ
ヤネル１の中の制御ワードスイツチ３００に送ら
れる。回線クリア要求制御ワードを受信すると、
制御ワードスイツチ３００は入来制御チヤネル１
と出力制御チヤネル６１を空きであるとマーク
し、回線クリア状態信号を次に制御チヤネル１で
送信される制御ワードの状態フイールドＲ２＝00
（第１２図）とし、制御チヤネル６１で次に送信
される制御ワードの状態フイールドをＲ２＝00と
することによつて、タイムスロツト入替ユニツト
１１および１２に対して送出する。制御チヤネル
１で回線クリア状態信号を受信することによつ
て、回路７０１はレデイ状態に戻る。適切な回線
クリアあるいは回線切断状態信号を受信すること
に失敗することによつて、回路７０１がクリア状
態もしくは切断状態に留まつているときには、プ
ロセツサ６６はバス５９を経由してRESETコマ
ンドを送出して回路７０１をレデイ状態にする。

次にタイムスロツト入替ユニツト１１が中央制
御２３０の他のタイムスロツト入替ユニツトのひ
とつからの制御メツセージの宛先であるとして、
宛先タイムスロツト入替ユニツトとそれに関連す
る制御ユニツトの状態信号と制御メツセージ制御
ワードに対する応答動作について以下に説明す
る。タイムマルチプレツクススイツチ１０の動作
によつて、時分割多重線３０２のチヤネル１で送
信される各制御ワードは次に時分割多重線１５の
チヤネル１でインタフエースユニツト６９に送ら
れ、ここでこれは制御ワード宛先レジスタ９２
（第４図）に記憶され、また経路７０５を通して
DMA受信制御回路７０２に運ばれる。回路７０
２は各々の受信された制御ワードのステータスフ
イードＲ３に従つて、回線設定、回線切断および
回線クリア状態信号を検出する。回線設定ステー
タス信号の受信は時分割多重線１５のチヤネル１
で制御メツセージを形成する制御メツセージ制御
ワードが送られ、次に経路７０５を通して回路７
０２に運ばれることを示す。従つて回路７０２は
入来制御メツセージのDMAユニツト７０５に知
らせ、経路７０５で次に受信された各制御ワード
は回路７０２とDMAユニツト７０３を経由して
メモリー５７に送られ、そこに蓄積される。回路
７０２が回線切断ステータス信号を受信したとき
には、これはバス５９を経由してプロセツサ６６
に対して完全な制御メツセージがメモリー５７に
記憶されたことを知らせ、次にプロセツサ６６は
記憶された制御メツセージを読み出して処理する
ことができる。しかし、もし回路７０２が回線切
断ステータス信号ではなく回線クリアステータス
信号を受信すれば、これはバス５９を経由してプ
ロセツサ６６に対してメモリー５７に記憶された
制御メツセージ制御ワードを無視すべきことを知
らせる。

以上の例は時分割多重線１３および１５の制御
チヤネル１に関してDMA送信制御回路７０１、
DMA受信制御回路７０２、DMAユニツト７０
３、経路７０４および７０５から成る装置につい
て述べている。時分割多重線１４および１６のチ
ヤネル２もDMA送信制御回路７５１、DMA受
信制御回路７５２、DMAユニツト７５３および
経路７５４，７５５を通る本質的に同様の装置で
構成される。

第４図に詳細に示されたインタフエースユニツ
ト６９は多重化／多重分離回路７５と二つのリン
クインタフエース７８および７９を含んでいる。
多重化／多重分離回路７５は時分割多重線６８を
経由して受信タイムスロツト入替装置５０からデ
ータワードを受信して、時分割多重線７０を経由
してタイムスロツト入替装置５３に対してデータ
ワードを送信するように接続されている。両方の
時分割多重線６８および７０は125マイクロ秒の
フレーム当たり512チヤネルの周波数でデータワ
ードを送信するようになつていることを想起され
たい。多重化／多重分離回路７５は時分割多重線
６８で受信された情報を２本の時分割多重線７６
および７７に送出し、偶数番目のチヤネルを時分
割多重線７７に、奇数番目のチヤネルを時分割多
重線７６に送出するようになつている。時分割多
重線７６および７７の各々は、このようにして、
フレーム当たり256チヤネルの周波数で情報を伝
送する。さらに多重化／多重分離回路７５は２本
の256チヤネルの時分割多重線８５および８６上
の256チヤネルの情報を組合せて512チヤネルの時
分割多重線７０に送出する。この組合せは時分割
多重線８５からのデータワードが時分割多重線７
０の奇数番目のチヤネルで伝送され、時分割多重
線８６からのデータワードが偶数番目のチヤネル
で伝送されるように、時分割多重線８５および８
６からのデータワードを交互に送出することによ
つて実行される。この実施例においては、時分割
多重線７６および８５はリンクインタフエース７
８に接続され、また時分割多重線７７および８６
はリンクインタフエース７９に接続されている。
タイムスロツト入替ユニツト１１はフレーム当た
り512タイムスロツト（チヤネル）で動作し、一
方リンクインタフエース７８および７９と、タイ
ムマルチプレツクススイツチ１０はフレーム当た
り256タイムスロツト（チヤネル）で動作するこ
とに注意していただきたい。さらに、タイムスロ
ツト入替ユニツト１１との間で送受信されるデー
タワードは完全に同期している。すなわち、与え
られた番号を持つチヤネルが、タイムスロツト入
替ユニツト１１からリンクインタフエース７８に
よつて受信さたときにはいつでも、両方のリンク
インタフエース７８および７９はタイムスロツト
入替ユニツト１１に関連して同一の番号を持つチ
ヤネルを受信・送信する。分割のあとの同期を保
持するために、時分割多重線６８上のすべての奇
数番のチヤネルは、多重化／多重分離回路７５に
よつて遅延され、これによつて奇数番目のチヤネ
ルとその偶数番目のチヤネルが、本質的に同時に
時分割多重線７６および７７上で伝送されること
になる。同様に、時分割多重線８６上のリンクイ
ンタフエース７９からの各データワードは多重
化／多重分離回路７５によつて遅延され、これは
これと同時に多重化／多重分離回路７５で受信さ
れたデータワードの直後に時分割多重線７０上を
伝送されることになる。以下の説明において、与
えられたデータワードのタイムスロツトはリンク
インタフエース７８および７９とタイムマルチプ
レツクススイツチ１０に関するタイムスロツトと
して参照されるものとする。例えば、時分割多重
線６８のチヤネル１および２からのデータワード
は共にリンクインタフエース７８および７９とタ
イムマルチプレツクススイツチ１０のタイムスロ
ツトTS１に関連することになる。リンクインタ
フエースユニツト７８および７９の各々はタイム
マルチプレツクススイツチ１０の入出力ポート対
のひとつに一義的に関連している。

リンクインタフエース７８ リンクインタフエース７８（第４図）は、時分
割多重線１５を経由してタイムマルチプレツクス
スイツチ１０から直列に送信されたデータワード
を受信し、この情報を導体８３に直列に再送信す
るための受信機８２を含んでいる。クロツク回復
回路８４は導体８３に接続することによつて入来
したビツトの流れを受信し、そこから32.768MHz
のクロツク信号を回復する。このクロツク信号は
リンクインタフエース回路７８に対してタイミン
グを与えるために使用される。後に詳細する理由
によつて、時分割多重線１５で受信される情報は
必ずしも時分割多重線１３で送信される情報とチ
ヤネル同期している必要はない。時分割多重線７
６と８５上のデータワードの間のチヤネル同期を
とるために、導体８３上の入来データワードはラ
ンダムアクセスメモリー回路８７に一次記憶され
る。導体８３上のデータワードはランダムアクセ
スメモリー８７の書き込みアドレス発生器８８に
よつて規定される位置に書き込まれる。書き込み
アドレス発生器８８はクロツク回復回路８４から
2.048MHzのクロツク信号を受信し、これに応動
して、導体８３上に入来データワードと同期して
256個の書き込みアドレスのくりかえしのシーケ
ンスを発生する。データワードはランダムアクセ
スメモリー８７から読み出されて、タイムスロツ
ト入替ユニツト１１の読み出しアドレス発生器８
７によつて規定される位置に送られる。読み出し
アドレス発生器８７は256個の読み出しアドレス
のシーケンスを発生する。読み出しアドレスはオ
フセツト回路９０から受信された情報によつて誘
導される。オフセツト回路９０は書き込みアドレ
ス発生器８８によつて発生された書き込みアドレ
スを受信し、そこから予め定められた数を引く。
この減算の結果は次に読み出しアドレス発生器８
９に送信さる。このようにして、読み出しアドレ
ス発生器８９は書き込みアドレス発生器８８によ
つて発生されるアドレスよりも予め定められた数
のアドレスだけ遅れた読み出しアドレスのシーケ
ンスを発生する。本実施例においては、読み出し
アドレスは書き込みアドレス発生器８８によつて
発生されるアドレスより、フレームの約1/4（64
タイムスロツト）だけ遅れている。

インタフエースユニツト６９のリンクインタフ
エース７８と７９はチヤネル同期を維持するため
にマスタースレーブモードで動作する。この実施
例においては、リンクインタフエース７８はマス
タモードにあり、上述した方法で動作を続ける。
しかしリンクインタフエース７９の読み出しアド
レス発生器は、リンクインタフエース７８の読み
出しアドレス発生器８９からの読み出しアドレス
によつて駆動される。時分割多重線１５，１６の
長さには差が存在することがあり、このためリン
クインタフエース７９で使用される書き込みアド
レスと読み出しアドレスの間には情報の1/4フレ
ーム内外の差がある。時分割多重線８５と８６で
伝送されるデータワードはチヤネル同期してお
り、一方時分割多重線１５と１６にはこのような
同期が必要でないためにこのようなタイミングの
差が生ずることになる。

与えられたリンクインタフエースで制御ワード
を送信し、受信するためには、同一のチヤネルが
使用される。与えられたリンクインタフエース、
例えば、リンクインタフエース７８で使用される
制御ワードを伝送するための特定のチヤネルは予
め定められており、制御チヤネルレジスタ８１に
記憶されている。読み出しアドレス発生器８９に
よつて発生される各々の読み出しアドレスは比較
器９１に送信され、これはその読み出しアドレス
を制御チヤネルレジスタ８１に記憶されたプリセ
ツト制御チヤネル番号と比較する。比較器９１が
その読み出しアドレスが制御チヤネルの番号と同
一であると判定すると、これはゲート信号を発生
し、これは制御ワード源レジスタ８０と制御ワー
ド宛先レジスタ９２に送られる。制御ワード宛先
レジスタ９２は比較器９１からのゲート信号に応
動して時分割多重線８５の情報を蓄積する。その
特定のチヤネルの間の時分割多重線８５上の情報
は制御ユニツト１７によつて利用されるべき制御
チヤネルの内容を構成する。制御ワード宛先レジ
スタ９２の内容は次の制御チヤネルの前にDMA
受信制御回路７０２に送信される。同様に、制御
ワード源レジスタ８０は比較器９１からのゲート
信号に応動してその内容を時分割多重線７６にゲ
ートし、これによつて制御ワードを送出する。制
御ワードはリンクインタフエース７９によつて本
質的に同様の方法で送受信されるが、リンクイン
タフエース７９に関連した特定の制御チヤネル番
号、チヤネル２は、リンクインタフエース７８に
関連した制御チヤネル番号であるチヤネル１とは
異なつている。

読み出しアドレス発生器８９によつて発生され
る読み出しアドレスはまたフレームシーケンス発
生器９３に送出される。フレームシーケンス発生
器９３はそれに応動してチヤネル当たり１ビツト
の割合でフレーミングビツトの一義的なシーケン
スを発生する。各チヤネルの間で、フレームシー
ケンス発生器９３によつて発生されたビツトはフ
レーム挿入回路９４に送出され、これはフレーミ
ングビツトをタイムスロツト入替ユニツト１１か
らのデータワードのＤビツト位置に入れる。この
フレーミングビツトを含むデータワードは次に並
直列レジスタ９５を経由し、ドライバ回路９６を
通してタイムマルチプレツクススイツチ１０の一
義的入力ポートに接続された時分割多重線１３に
送出される。時分割多重線１５から、リンクイン
タフエース７８によつて受信された各データワー
ドはタイムマルチプレツクススイツチ１０によつ
て発生されるフレーミングビツトを含んでいる。
フレームチエツカ９７はタイムマルチプレツクス
スイツチ１０からの各データワードの各フレーミ
ングビツトを読み取り、タイムマルチプレツクス
スイツチ１０とそれ自身の間の通信の同期が保た
れているかどうかを判定する。もし同期が存在す
れば、修正は行なわれないが、もし同期がとれて
いないことがわかれば、当業者には周知の方法で
クロツク回復回路８４との通信によつてフレーム
回復が行なわれる。

中央制御２３０ 中央制御２３０の実施例は第７図に図示されて
いるが、制御ユニツト、例えば１７、の各々と同
様な方法でタイムマルチプレツクススイツチ１０
を経由して、制御ワードを送信および受信する。
しかし、制御ユニツト１７が二つの制御チヤネ
ル、すなわち、入出力ポート対Ｐ１ではチヤネル
１に、入出力ポート対Ｐ２ではチヤネル２に対し
てアクセスするのに対して、中央制御２３０はこ
の実施例では入出力ポート対Ｐ６３で９個の制御
チヤネル６３乃至７１にアクセスする。中央制御
２３０は256チヤネルの時分割多重線２０１と２
０２で入出力ポート対Ｐ６３に接続されている
が、チヤネル６３乃至７１だけが、これらの線上
でアクテイブに使用されるチヤネルである。中央
制御２３０はリンクインタフエース２３１を持つ
ている。これはリンクインタフエース７８（第４
図）と同様の機能を持つが、これは制御チヤネル
レジスタ８１、比較回路９１、制御ワード宛先レ
ジスタ９２および制御ワード信号源レジスタ８０
と同様な９個の装置を含んでおり、時分割多重線
２０１のタイムスロツトTS６３乃至UT７１に
制御ワードを挿入し、時分割多重線２０２のタイ
ムスロツトTS６３乃至TS７１から制御ワードを
抽出する。中央制御２３０はまたプロセツサ２４
０、バス２４９によつて接続されたメモリー２４
１および制御メツセージを送受信するための９個
の装置を含んでいるが、DMA送信制御回路２５
１、DMA受信制御回路２５２、DMAユニツト
２５３および経路２５４，２５５を含む装置と、
DMA送信制御回路２６１、DMA受信制御回路
２６２、DMAユニツト２６３および経路２６
４，２６５を含む装置だけが特に第７図に図示さ
れている。９個の装置の各々は制御ユニツト１７
（第３図）のDMA送信制御回路７０１、DMA受
信制御回路７０２、DMAユニツト７０３および
経路７０４，７０５を含む装置と本質的に同様で
あり、ここではこれ以上説明しない。プロセツサ
２４０はバス２４９を経由して制御メモリー２９
（第１図）と通信することによつて、タイムマル
チプレツクススイツチ１０の動作を制御する。

タイムマルチプレツクススイツチ１０ タイムマルチプレツクススイツチ１０の入出力
ポートで対として考えられているものは両方のポ
ートについて同一のリンクインタフエースに接続
されている。さらにタイムマルチプレツクススイ
ツチ１０の入出力ポートの各対はリンクインタフ
エース７８および７９と同様のタイプのタイムマ
ルチプレツクススイツチリンクインタフエースに
接続されている。この実施例においては、リンク
インタフエース７８はタイムマルチプレツクスス
イツチリンクインタフエース１００（第５図）に
接続されている。タイムマルチプレツクススイツ
チのリンクインタフエース１００は時分割多重線
１３からデータワードを受信し、これらのデータ
ワードを時分割多重線１０３を経由して直並列レ
ジスタ１０２に送信する受信機１００を含んでい
る。時分割多重線１０３からのビツトの流れはま
たそこからクロツク信号を誘導するクロツク回復
回路１０４とフレーム同期がとれているかどうか
を判定するフレームチエツク回路１０５に与えら
れる。タイムマルチプレツクススイツチのリンク
インタフエース１００はまたクロツク回復回路１
０４からの信号に応動して書き込みアドレスのシ
ーケンスを発生する書き込みアドレス発生器１０
６を含んでいる。直並列レジスタ１０２に送出さ
れた各データワードは次に書き込みアドレス発生
器１０６によつて発生されるランダムアクセスメ
モリー１０７のアドレスに書き込まれる。

タイムマルチプレツクススイツチ１０はまた時
分割空間分割スイツチ１０８を含み、これは入力
ポートと出力ポートの間に経路を完成するために
各々が約488ナノ秒のタイムスロツトが256個から
成るフレームで動作する。各タイムスロツトの間
に接続されるべき入力ポートと出力ポートの間の
交換路を規定する制御情報は制御メモリー２９
（第１図）に記憶されており、これは接続を設定
するために各タイムスロツトで読み出される。各
タイムスロツトには番号が付けられており、与え
られたタイムスロツトの間には同一の番号を持つ
たデータワードチヤネルが交換されることに注意
されたい。従つて、不正確な交換を防止するため
に、与えられた番号を持つすべてのデータワード
は、それに関連するタイムスロツトの間に時分割
多重スイツチ１０８に送られるようになつていな
ければならない。この目的のために、タイムマル
チプレツクススイツチ１０は、本質的に同時に各
タイムマルチプレツクススイツチリンクインタフ
エースの各ランダムアクセスメモリーに対して送
られる256の読み出しアドレスのくりかえしのシ
ーケンスを発生するマスタクロツク回路１０９を
含んでいる。従つて、ランダムアクセスメモリー
１０７とすべての他のタイムマルチプレツクスス
イツチのリンクインタフエースに含まれた等価な
ランダムアクセスメモリーは本質的に同時に同一
のタイムスロツトに関連したデータワードを読み
出す。この実施例においては、ランダムアクセス
メモリー１０７から読み出されたデータワードは
並直列シフトレジスタ１１０に対して送信され、
そこからこれらは時分割空間分割スイツチ１０８
に送出される。

時分割多重線１５を通してリンクインタフエー
ス７８に対して送出されるべきすべてのデータワ
ードは時分割空間分割スイツチ１０８への伝送の
１タイムスロツトの間に導体１１１を通して時分
割空間分割スイツチ１０８から受信される。タイ
ムマルチプレツクススイツチのリンクインタフエ
ース１００はフレームシーケンス発生器１２を含
み、これはタイムスロツト当たり１ビツトの周波
数でフレーミングビツトの系列を発生する。フレ
ーミングビツトはフレーム挿入回路１１３に送信
され、これは導体１１１上の各データワードのビ
ツト位置Ｄにフレームビツトを入れる。導体１１
１上の各データワードは次にドライバ回路１１４
を経由して、時分割多重線１５を通してリンクイ
ンタフエース７８に送られる。

制御ワードスイツチ３００ 各々の制御ワードはタイムマルチプレツクスス
イツチ１０によつて256チヤネルの時分割多重線
３０１を経由して制御ワードスイツチ３００（第
１図）に送信される。同様に制御ワードは制御ワ
ードスイツチ３００から256チヤネルの時分割多
重線３０２を経由して、タイムマルチプレツクス
スイツチ１０に送られる。線３０１と３０２は入
出力ポート対Ｐ６４に接続されている。制御ワー
ドスイツチ３００（第１７図のように配列される
第１３図乃至第１６図）はリンクインタフエース
３０３を含み、これはリンクインタフエース７８
（第４図）と本質的に同様であるか、以下の回路
は制御ワードスイツチ３００では不要なので、制
御ワード源レジスタ８０、制御チヤネルレジスタ
８１、比較回路９１あるいは制御ワード宛先レジ
スタ９２は含んでいない。時分割多重線３０１で
受信された各制御ワードは並列にリンクインタフ
エース３０３から経路３０５を通して伝送され、
ラツチ３２１に記憶される。同様に、ラツチ３８
９に記憶された制御ワードは経路３０７を通して
並列にリンクインタフエース３０３に伝送され、
次にリンクインタフエース３０３によつて直列に
時分割多重線３０２に送出される。リンクインタ
フエース３０３は線３０１上のビツトの流れから
32.768メガヘルツと８キロヘルツのクロツク信号
を誘導するクロツク回復回路（図示せず）を含ん
でいる。これらのクロツク信号は経路３０８を通
してタイミング回路３１０と二つのタイムスロツ
トカウンタ３１１および３１２に送出される。タ
イミング回路３１０は導体Ｒ，Ｗ，t₀，t₁および
t₂（第１８図）に対してタイミング信号を送出し、
これらの信号は制御ワードスイツチ３００の全体
を通して後述するように使用される。タイムスロ
ツトカウンタ３１１は経路TSC１上に経路３０
５上の入来制御チヤネルに関連した256個のタイ
ムスロツトの番号のくりかえしのシーケンスを送
出する。同様に、タイムスロツトカウンタ３１２
は経路TSC２に対して経路３０７上の出力制御
チヤネルを規定する256タイムスロツトの番号の
くりかえしのシーケンスを送出する。両方のカウ
ンタ３１１および３１２は経路３０８上のクロツ
ク信号によつて駆動されるから、タイムスロツト
カウンタ３１１と３１２によつて送出されるタイ
ムスロツト番号の間の関係は固定している。リン
クインタフエース３０３を除く制御ワードスイツ
チの部分はここでは制御ワードルーテイング回路
と呼ばれている。

制御ワードスイツチ３００は６個のメモリー３
５０，３５５，３６０，３６５，３７０および３
８０を適切に読み書きすることによつてそれに必
要な機能を実行する。アドレスメモリー３５０と
入来チヤネルステータスメモリー３５５の各々は
256の位置を持ち、その各々は入来路３０５の256
チヤネルのひとつに関連している。アドレスメモ
リー３５０の各位置は出力路３０７の256チヤネ
ルのひとつを規定するアドレスを記憶するための
８ビツトを含んでいる。規定されたチヤネルはメ
モリー３５０の位置に関連した入来制御チヤネル
によつて受信された制御メツセージ制御ワードの
宛先である。入来チヤネルのステータスメモリー
３５５は関連する入来チヤネル（０＝空き、１＝
アクテイブ）に関連する空塞状態を規定する１ビ
ツトを256位置の各々について記憶している。出
フイールドＲ１メモリー３７０、出フイールドＲ
２メモリー３６５、出フイールドＲ３メモリー３
７０、出チヤネルステータスメモリー３８０の
各々は256位置を有し、各位置は出力路３０７の
256チヤネルのひとつに対応している。メモリー
３６０は出力路３０７に対して送出されるべき制
御チヤネルの各々の情報フイールドＲ１を記憶す
るのに使用される８ビツトの位置を含んでいる。
同様にメモリー３６５と３７０の各々の出力制御
チヤネルでそれぞれ使用されるフイールドＲ２，
Ｒ３を記憶するための２ビツトの位置を含んでい
る。経路３０７で送信される各々の制御ワードは
タイムスロツトカウンタ３１２で規定される出力
制御チヤネルに関連したメモリー３６０，３６５
および３７０の位置から読み出されたフイールド
Ｒ１，Ｒ２およびＲ３を含む。出力チヤネルステ
ータスメモリー３８０は経路３０７の出力制御チ
ヤネルの各々に関連した空塞状態（０＝空き、１
＝塞り）を規定する単一のビツトをその256位置
に記憶している。メモリー３５０，３５５，３６
０，３６５，３７０および３８０の各々の内容
は、各々の約488ナノ秒のタイムスロツトの前半
の間にメモリー読み出し制御端子に対して導体Ｒ
（第８図）を経由してタイミング回路３１０が論
理“１”の信号を送信したときにメモリーアドレ
スポートに受信される信号によつて定められる位
置から、メモリーデータ出力ポートに読み出され
る。メモリーデータ入力ポートに与えられた情報
は各タイムスロツトの後半の間にメモリーポート
アドレスで受信された信号によつて規定される記
憶位置に記憶されるが、このような情報は与えら
れたメモリーの書き込み制御端子に対して４本の
導体Ｗ１，Ｗ２，Ｗ３およびＷ４の内の適切な１
本を経由して論理“１”のメモリー書き込み信号
が送られたときにだけ、与えられたメモリーに書
き込まれる。

時分割多重線３０１に受信された各制御ワード
は情報フイールドＸ１と定義フイールドＸ２を持
ち、フイールドＸ２はその制御ワードが制御メツ
セージ制御ワードか、回線設定要求ワードか、回
線クリア要求ワード回線設定要求制御ワードある
いは回線切断要求ワードかを定めることを想起さ
れたい。また回線設定要求制御ワードの情報フイ
ールドＸ１は要求された出力制御チヤネルを規定
するアドレスを含むことを想起されたい。経路３
０５の与えられた入来制御チヤネルの制御ワード
が回線設定要求制御ワードであると判定されたと
きにはメモリー３５５の与えられた入来制御チヤ
ネルに関連した位置に記憶された空／塞ステータ
スビツトと、要求された出力制御チヤネルに関連
したメモリー３８０の位置に記憶された空／塞ス
テータスビツトが読み出される。もし両方のステ
ータスビツトが空き状態を示していれば、与えら
れた入来制御チヤネルと要求された出力制御チヤ
ネルを結合して通信することができる。要求され
た出力制御チヤネルのアドレスを形成する情報フ
イールドＸ１は与えられた入力制御チヤネルに関
連したメモリー３５０の位置に記憶されている。
メモリー３５５および３８０のステータスビツト
は与えられた入力制御チヤネルがアクテイブであ
り、要求された出の制御チヤネルが塞りであるこ
とを示すように変更される。さらに、与えられた
入力制御チヤネルに関連するメモリー３６５の位
置および要求された出力制御チヤネルに関連する
メモリー３７０の位置にはキヤラクタが記憶され
る。メモリー３６５に記憶されるキヤラクタは与
えられた入力制御チヤネル、発信通信ユニツト
（タイムスロツト入替ユニツトのひとつあるいは
中央制御２３０）に対する回線設定ステータスと
同一の番号を持つ出力制御チヤネルのフイールド
Ｒ２に挿入される。メモリー３７０に記憶される
キヤラクタは要求された出力制御チヤネルのフイ
ールドＲ３に宛先通信ユニツトに対する回線設定
ステータス信号として挿入される。

しかし、もし回線設定要求制御ワードに応動し
て読み出されたメモリー３５５応動してメモリー
３８０のステータスビツトが、与えられた入力制
御チヤネルは空きであるが、要求された出力制御
チヤネルは塞りであることが示されると、メモリ
ー３５０，３５５，３７０および３８０には何も
書き込まれず、キヤラクタはメモリー３６５に記
憶され、回線塞りステータス信号として発信通信
ユニツトに対する出力制御チヤネルに挿入され
る。

与えられた入力制御チヤネルと要求された出力
制御チヤネルが通信用に結合されると、経路３０
５上の与えられた入力制御チヤネルで受信された
各々の制御メツセージ制御ワードの情報フイール
ドＸ１は回線設定要求制御ワードに応動してメモ
リー３５０に記憶されたアドレスによつて規定さ
れる要求された出力制御チヤネルに関連したメモ
リー３６０の位置に記憶される。このような記憶
されたフイールドの各々は次に経路３０７を通し
て要求された制御チヤネルの情報フイールドＲ１
に挿入される。

経路３０５の与えられた入力制御チヤネルで回
線切断要求制御ワードが受信されると、メモリー
３５５と３８０のステータスビツトは変更されて
与えられた入力制御チヤネルと要求された出力制
御チヤネルが再び空きとなるように表示され、キ
ヤラクタがメモリー３６５および３７０に挿入さ
れて、それぞれ発信および宛先通信ユニツトに対
して回線切断ステータス信号として挿入されるこ
とになる。回線クリア要求制御ワードに対する応
答も回線切断要求制御ワードに対する応答と同様
であるが、回線クリアステータス信号としてメモ
リー３６５および３７０に記憶されるキヤラクタ
が異なつている。

信頼性向上のための手段として、経路３０５の
入力制御チヤネルで受信された制御メツセージ制
御ワード、回線切断要求制御ワードおよび回線ク
リア要求制御ワードはメモリー３５５に記憶され
たそのチヤネルのステータスビツトがアクテイブ
状態を示していなければ無視されるようになつて
いる。

制御ワードスイツチ３００の動作について、入
力制御チヤネル７が出力制御チヤネル２３に接続
されて制御メツセージの通信を行なう例を参照し
て、詳しく説明する。入力路３０５で受信された
各制御ワードは、各タイムスロツトの後半（第１
８図）でタイミング回路３１０が導体t₀に論理
“１”の信号を発生したときに、ラツチ３２１に
記憶される。ラツチ３２１に記憶された各制御ワ
ードの定義フイールドＸ２は経路Ｘ２を通して４
者択１デコーダ３２２に送出される。経路３０５
の入力制御チヤネル７で受信されて、ラツチ３２
１に記憶された与えられた制御ワードが回線設定
要求制御ワードであるときには、これはその定義
フイールドＸ２＝01（第１１図）であることによ
つてそのように示され、デコーダ３２２はAND
ゲート３２４の一方の入力端子に対する導体
CSRCWに論理“１”の信号を送出する。経路
TSC１を通してタイムスロツトカウンタ３１１
によつて送出されたタイムスロツト番号は入力チ
ヤネルステータスメモリ３５５のアドレスポート
によつて受信される。タイムスロツトの前半の間
にタイミング回路３１０が導体t₁を通してラツチ
３５６に論理“１”の信号を与えたときに、タイ
ムスロツトカウンタ３１１のタイムスロツト番号
によつて指定されたメモリ３５５内の位置に記憶
されたビツトがメモリ３５５のデータ出力ポート
に読み出され、ラツチ３５６に記憶される。ラツ
チ３５６に記憶されたビツトは導体BBを経由し
てその出力端子がANDゲート３２４の他方の入
力端子に接続されたインバータ３２７に送られ
る。ラツチ３５６に記憶されたビツトが、入力制
御チヤネルが空きであることを示していると、す
なわち、記憶されたビツトが論理“０”である
と、ANDゲート３２４は導体Ｙに対して論理
“１”の信号を送出する。導体Ｙ上の論理“１”
信号は、ラツチ３２１に記憶された制御ワードが
回線設定要求制御ワードであり、その制御ワード
が受信された入力チヤネルはそのとき空きチヤネ
ルであることを示す。

この例においては、ラツチ３２１に記憶された
回線設定要求制御ワードの情報フイールドＸ１
（第１１図）は、入力制御チヤネル７で次に受信
される制御メツセージ制御ワードが次に送出され
るべき出力制御チヤネル２３のアドレスすなわち
宛先を含んでいる。換言すれば、回線設定要求制
御ワードは入力制御チヤネル７が通信のために出
力制御チヤネル２３と結合される要求を示すこと
になる。フイールドＸ１は経路Ｘ１を経由してア
ドレスセレクタ３８２に運ばれる。アドレスセレ
クタ３８２は次のように動作する。ORゲート３
８３によつてアドレスセレクタ３８２に対して論
理“１”信号が送られたときに、経路CCに存在
したアドレスはメモリ３８０のアドレスポートに
送出される。しかし、論理“１”の信号が導体Ｙ
を通してアドレスセレクタ３８２に送信されたと
きに、経路Ｘ１に存在したアドレスはメモリ３８
０のアドレスポートに送られる。従つて、ラツチ
３２１に記憶された制御ワードは回線設定要求制
御ワードであり、入力制御チヤネル７はこのとき
空きであるから、導体Ｙに存在する論理“１”信
号と、23の２進表示を含むラツチ３２１の情報フ
イールドＸ１は経路Ｘ１とアドレスセレクタ３８
２を経由してメモリ３８０のアドレスポートに運
ばれる。メモリ３８０Ｆの位置23に記憶されたビ
ツトはメモリ３８０のデータ出力ポートで読み出
され、導体t₁上に論理“１”信号を送出したあと
（第１８図）タイムスロツトの前半の間にタイミ
ング回路３１０が導体t₂にラツチ３８１への論理
“１”信号を送出したときに、ラツチ３８１に記
憶される。ラツチ３８１に記憶されたビツトは導
体AAを経由してマーキング制御回路３４０とイ
ンバータ３３８に送られる。インバータ３３８の
出力端子はANDゲート３３３の一方の入力端子
と３入力ANDゲート３３７のひとつの入力端子
に接続されている。導体Ｙ上の論理“１”信号は
ANDゲート３３３の他方の入力端子に受信され
ている。ラツチ３８１に記憶されたビツトが出力
制御チヤネル２３が空きであることを示している
と、すなわち、記憶されたビツトが論理“０”で
あると、ANDゲート３３３は論理“１”の信号
を３入力ORゲート３３４のひとつの入力端子に
送り、これは次に論理“１”信号をANDゲート
３３５の一方の入力端子に与える。導体Ｙ上の論
理“１”信号は３入力ORゲート３３１のひとつ
の入力端子に与えられ、これは次にANDゲート
３３２のひとつの入力端子に論理“１”の信号を
送出する。導体Ｙ上の論理“１”信号はまた
ANDゲート３３７の第２の入力端子に与えられ
る。タイミング回路３１０が、約488ナノ秒のタ
イムスロツトの後半で（第１８図）、導体Ｗを通
して、論理“１”の信号をANDゲート３３２の
他方の入力、ANDゲート３３５の他方の入力お
よびANDゲート３３７の第３の入力に与えたと
き、ANDゲート３３２は導体Ｗ１を通して、メ
モリ３６５の書き込み制御端子に論理“１”のメ
モリ書き込み信号を送信し、ANDゲート３３５
は導体Ｗ２を通してメモリ３５５，３７０および
３８０の書き込み制御端子に論理“１”のメモリ
書き込み信号を送信し、ANDゲート３３７は導
体Ｗ４を通してメモリ３５０の書き込み制御端子
にメモリ書き込み信号を送信する。従つて、この
例では、ラツチ３２１に記憶された制御ワードは
回線設定要求制御ワードであり、入力制御チヤネ
ル７と出力制御チヤネル２３は共に空きであるか
ら、タイムスロツトの後半の間にある情報がメモ
リー３５０，３５５，３６５，３７０および３８
０に書き込まれることになる。メモリー３５０と
メモリー３５５における書き込みを行なうべき位
置は共に７であり、これはタイムスロツトカウン
タ３１１によつて送られるタイムスロツト番号に
よつて決められ、この番号はまた経路TSC１を
通してアドレスセレクタ３６７に送信される。論
理“１”の信号は導体Ｗ１を通してアドレスセレ
クタ３６７に送信されるから、経路TSC１の番
号はメモリー３６５のアドレスポートに運ばれ
る。従つて、メモリー３６５の書き込み位置もま
た位置７となる。ラツチ３２１に記憶された情報
フイールドＸ１は経路Ｘ１を通してアドレスセレ
クタ３７２および３８２に運ばれる。導体Ｙおよ
びＷの論理“１”信号はANDゲート３７３の入
力端子に送信されるから、ANDゲート３７３は
アドレスセレクタ３７２に論理“１”の信号を送
り、従つて情報フイールドＸ１はメモリー３７０
のアドレスポートに運ばれる。さらに導体Ｙの論
理“１”の信号はアドレスセレクタ３８２に送ら
れるから、情報フイールドＸ１はまたメモリー３
８０のアドレスポートに運ばれる。従つて、メモ
リー３７０および３８０の各々における書き込み
位置は位置23となる。タイミング回路３１０が導
体Ｗに論理“１”の信号を送つたときにメモリー
３５０，３５５，３６５，３７０および３８０に
書き込まれる情報はラツチ３２１に記憶された情
報フイールドＸ１によつて規定され、このフイー
ルドは径路Ｘ１を通してメモリー３５０のデータ
入力ポートに運ばれる。また、導体MCC１、経
路MCC２およびMCC３および導体MCC４を通
してマーキング制御回路３４０によつてそれぞれ
メモリー３５５，３６５，３７０および３８０の
データ入力ポートに伝送される出力信号によつて
も規定される。宛先制御チヤネル番号である23を
表わす２進数メモリー３５０の位置７に記憶され
て、経路３０５の制御チヤネル７で次々に受信さ
れる制御メツセージ制御ワードの経路を決定する
のに使用される。マーキング制御回路３４０の動
作は第１９図で定義される。論理“１”の信号が
導体Ｙに存在し、論理“０”の信号が導体AAに
存在することを想起されたい。従つて、マーキン
グ制御回路３４０は導体MCC１およびMCC４に
論理“１”信号を送つて、メモリー３５５および
３８０のデータ入力ポートに与え、そこに蓄積す
る。メモリー３５５の位置７に記憶された論理
“１”の信号は入力制御チヤネル７がアクテイブ
であることを示す。メモリー３８０の位置23に記
憶された論理“１”の信号は出力制御チヤネル２
３が塞りであることを示す。マーキング制御回路
３４０はまたキヤラクタ“10”を経路MCC２と
MCC３を経由してメモリー３６５および３７０
のデータ入力ポートに与え、ここに記憶する。メ
モリー３６５の位置７に記憶されたキヤラクタ
“10”は出力制御チヤネル７を通して発信元の出
力タイムスロツト入替ユニツトとそれに関連した
制御ユニツトに対して送信されるべき回線設定ス
テータス信号を表わしている。メモリー３７０の
位置23に記憶されたキヤラクタ“10”は出力制御
チヤネル２３を通して宛先の出力タイムスロツト
入替ユニツトとそれに関連した制御ユニツトに対
して送信されるべき回線設定ステータス信号を表
わしている。各タイムスロツトの前半でタイミン
グ回路３１０が導体Ｒに論理“１”の信号を与え
たときに、メモリー３６０，３６５および３７０
がすべて読み出されることを想起されたい。導体
Ｒ上の論理“１”の信号はまたアドレスセレクタ
３６２，３６７および３７２に対して送信され、
従つてタイムスロツトカウンタ３１２によつて発
生され経路TSC２を通してこれらのアドレスセ
レクに運ばれたタイムスロツト番号はメモリー３
６０，３６５および３７０のアドレスポートに伝
送される。従つて、各々の出力制御チヤネルにつ
いて、タイミング回路３１０が導体t₁に論理
“１”信号を与えたときに、メモリー３６０，３
６５、および３７０のそのチヤネルに関連した位
置の内容がそのデータ出力ポートから読み出さ
れ、読み出された内容はラツチ３８９の16ビツト
の制御ワードのフイールドＲ１，Ｒ２およびＲ３
として記憶される。ラツチ３８９に記憶されたワ
ードは経路３０７を通して、リンクインタフエー
ス３０３に運ばれる。従つて、‘10'のキヤラク
タがメモリー３６５の位置７とメモリー３７０の
位置23に記憶された後で、発信元のタイムスロツ
ト入替ユニツトへの回線設定ステータス信号は経
路３０７上の出力制御チヤネル７が次に生じたと
きに送信され、宛先タイムスロツト入替ユニツト
への回線設定ステータス信号は経路３０７に出力
制御チヤネル２３が次に生じたときに送信され
る。回線設定ステータス信号は入力制御チヤネル
７と出力制御チヤネル２３が通信用に結合されて
いることを示す。発信タイムスロツト入替ユニツ
トは回線設定ステータス信号に応動してフレーム
当り１ワードの割合で制御メツセージの制御メツ
セージ制御ワードの送信を開始する。

この例で示した回線設定要求制御ワードがラツ
チ３２１に記憶されているときに、もし前と同様
に入来制御チヤネル７が空きであるが、出力制御
チヤネルが空きでなく塞りであつたとすれば、ラ
ツチ３８１は論理“１”の信号を導体AAを通し
てインバータ３３８に送り、インバータ３３８は
論理“０”信号をANDゲート３３３および３３
７の入力端子に送る。この場合、ANDゲート３
３５および３３７はそれぞれ導体Ｗ２およびＷ４
に先のように論理“１”のメモリ書き込み信号で
はなく論理“０”の信号を送り、ANDゲート３
３２だけが導体Ｗ１に論理“１”のメモリ書き込
み信号を送る。従つて、メモリ３６５の位置７だ
けに書き込みが行われる。論理“１”の信号は導
体ＹとAAの両方に存在するから、マーキング制
御回路３４０はキヤラクタ“11”（第１９図）を
メモリ３６５のデータ入力ポートに送つて、位置
７への記憶を行なう。従つてキヤラクタ“11”は
回線塞りステータス信号として発信元のタイムス
ロツト入替ユニツトに対して出力制御チヤネル７
を通して送られる次の制御ワードのフイールドＲ
２に挿入される。発信側のタイムスロツト入替ユ
ニツトはこの回線塞りステータス信号に対して要
求された出力制御チヤネルが利用できるようにな
つたことを示す回線設定ステータス信号を受信す
るまで回線設定要求信号を繰返して送出し、次に
送信制御メツセージ制御ワードが出力制御チヤネ
ルに送られることになる。

ここで入力制御チヤネル７と出力制御チヤネル
２３が通信のために結合され、発信タイムスロツ
ト入替ユニツトが入力制御チヤネル７を通して、
定義フイールドＸ２＝00を持つことによつてそう
であることが定義される制御メツセージ制御ワー
ドを送信したと考えよう。この制御メツセージ制
御ワードはラツチ３２１に記憶され、フイールド
Ｘ２をデコーダ３２２に送信した結果として、デ
コーダ３２２は論理“１”の信号を導体CMCW
に送信してANDゲート３２３の入力端子に与え
る。メモリー３５５の位置７に記憶された論理
“１”のビツトは、タイミング回路３１０が導体
t₁（第１８図）を通してラツチ３５６に論理“１”
の信号を送つたときに、入力制御チヤネル７のア
クテイブ状態を示す信号がメモリー３５５のデー
タ出力ポートから読み出されラツチ３５６に入れ
られたことを示す。さらにタイムスロツトカウン
タ３１１からメモリー３５０のアドレスポートに
転送され、その内容は前の回線設定要求制御ワー
ドの受信のあとに記憶された23を表わす２進数で
あるタイムスロツト指定による定義によつて、タ
イミング回路３１０が導体t₁を通して論理“１”
の信号をラツチ３５１に与えたときにメモリー３
５０の位置７の内容はラツチ３５１に記憶され
る。ラツチ３５６に記憶された論理“１”の信号
は導体BBを経由してANDゲート３２３の他方の
入力端子に与えられ、従つてANDゲート３２３
は、導体Ｘを経由してANDゲート３３６の入力
端子に論理“１”の信号を受信する。導体Ｘの論
理“１”の信号はラツチ３２１に記憶された制御
ワードが制御メツセージ制御ワードであり入力制
御チヤネル７がアクテイブであることを示す。タ
イミング回路３１０がタイムスロツトの後半の間
に導体Ｗを経由してANDゲート３３６の他方の
入力に論理“１”の信号を与えたときに、AND
ゲート３３６は導体Ｗ３を通してメモリー３６０
書き込み制御端子とアドレスセレクタ３６２に対
して論理“１”のメモリ書き込み信号を送信す
る。ラツチ３５１に記憶された内容は経路CCを
通してアドレスセレクタ３６２に与えられ、次に
導体Ｗ３上の論理“１”の信号に応動してメモリ
ー３６０のアドレスポートに送信される。従つ
て、タイミング回路３１０が導体Ｗに論理“１”
の信号を送つたとき、経路Ｘ１を通してメモリー
３６０にデータ入力ポートに運ばれたラツチ３２
１中の制御メツセージ制御ワードの情報フイール
ドＸ１はメモリー３６０の位置23に記憶される。
経路３０７の出力制御チヤネル２３が次に生じた
ときに、メモリー３６０の位置23に記憶されてい
たビツトはラツチ３８９の情報フイールドＲ１に
挿入される。従つて、線３０５の入力制御チヤネ
ル７で受信された制御メツセージ制御ワードの情
報フイールドＸ１は経路３０７の出力制御チヤネ
ルで送信される次の制御ワードの情報フイールド
Ｒ１に挿入されることになる。

ここで発信タイムスロツト入替ユニツトは制御
メツセージの制御メツセージ制御ワードをすべて
送信してしまい、次に入力制御チヤネル７で定義
フイールドＸ２＝11を持つ回線切断要求制御ワー
ドを送信したと仮定しよう。その回線切断要求制
御ワードはラツチ３２１に記憶され、次にデコー
ダ３２２に対してフイールドＸ２を送信した結果
として、デコーダ３２２は導体CDRCWを通して
ANDゲート３２６に対して論理“１”の信号を
送信する。制御メツセージ制御ワードに関連して
上述したのと同一の方法で23の２進表示がラツチ
３５１に記憶され、入力制御チヤネル７のアクテ
イブ状態を示す論理“１”の信号がラツチ３５６
に記憶される。ラツチ３５６に記憶された論理
“１”の信号は導体BBを通してANDゲート３２
６の他方の入力端子に与えられる。この結果とし
て、ANDゲート３２６は論理“１”の信号を導
体Z′を通してORゲート３３１の入力端子とORゲ
ート３３４の入力端子に送信する。従つて、OR
ゲート３３１は論理“１”の信号をANDゲート
３３２の入力端子に送信し、ORゲート３３４は
論理“１”の信号をANDゲート３３５の入力端
子に送信する。タイミング回路３１０がタイムス
ロツトの後半の間（第１８図）でANDゲート３
３２の他方の入力とANDゲート３３５の他方の
入力に導体Ｗを経由して論理“１”の信号を送出
したとき、ANDゲート３３２は導体Ｗ１を通し
てメモリー３６５書き込み制御端子とアドレスセ
レクタ３６７に論理“１”のメモリ書き込み信号
を送り、ANDゲート３３５はメモリー３５５，
３７０および３８０の書き込み制御端子に導体Ｗ
２を通して論理“１”のメモリ書き込み信号を送
る。導体Ｗ１を通してアドレスセレクタ３６７に
対して論理“１”の信号が送られているから、メ
モリー３５５の書き込みを行なうべき位置および
メモリー３６５の書込みを行なうべき位置は共に
位置７であり、これは経路TSC１を通してタイ
ムスロツトカウンタ３１１によつて送信されるタ
イムスロツト番号によつて決定される。導体Z′の
論理“１”の信号はORゲート３７４の入力端子
に受信され、これに応動してORゲート３７４は
ANDゲート３７６の入力端子に対して論理“１”
の信号を送信する。タイミング回路３１０が導体
Ｗ上の論理“１”の信号をANDゲート３７６の
他方の入力端子に与えたときに、ANDゲート３
７６は論理“１”の信号をアドレスセレクタ３７
２に送信し、従つて、ラツチ３５１に記憶された
23を表２進数のビツトが経路CCをとアドレスセ
レクタ３７２を通してメモリ３７０のアドレスポ
ートに与えられる。導体Z′上の論理“１”の信号
はまたORゲート３８３の入力端子で受信され、
このORゲートはこれに応動してアドレスセレク
タ３８２に対して論理“１”の信号を送出する。
従つてラツチ３５１に記憶された23を表わす２進
数は経路CCとアドレスセレクタ３８２を経由し
てメモリー３８０のアドレスポートに運ばれる。
従つて、メモリー３７０と３８０の書き込みを行
なうべき位置は共に位置23である。導体Z′の論理
“１”の信号はまたマーキング制御回路３４０に
送出される。これに応動してマーキング制御回路
３４０は導体MCC１とMCC４（第１９図）を経
由して論理“０”信号をメモリー３５５および３
８０のデータ入力ポートに送つてそこに記憶す
る。メモリー３５５の位置７に記憶された論理
“０”信号は入力信号チヤネル７が空きであるこ
とを示す。メモリー３８０の位置23に記憶された
論理“０”信号は出力制御チヤネル２３が空きで
あることを示す。マーキング制御回路３４０はま
た経路MCC２とMCC３を経由してキヤラクタ
“01”をメモリー３６５と３７０のデータ入力ポ
ートに送つて、そこに記憶する。メモリー３６５
の位置７に記憶されたキヤラクタ“01”は出力制
御チヤネル７を通して発信元タイムスロツト入替
ユニツトとそれに関連する制御ユニツトに送信さ
れるべき回線切断ステータス信号を表わす。メモ
リー３７０の位置23に記憶されたキヤラクタ
“01”は出力制御チヤネル２３を通して宛先タイ
ムスロツト入替ユニツトとそれに関連する制御ユ
ニツトに送信されるべき回線切断ステータス信号
を表わす。メモリー３６５の記憶位置７に記憶さ
れたキヤラクタ“01”は経路３０７上に次の出力
制御チヤネル７が生じたときにラツチ３８９を通
してステータスフイードＲ２に挿入され、メモリ
ー３７０の位置23に記憶されていたキヤラクタ
“01”は次に線３０７上の出力制御チヤネル２３
が生じたときに、ラツチ３８９を経由してステー
タスフイードＲ３に挿入される。回線切断ステー
タス信号を受信することによつて宛先タイムスロ
ツト入替ユニツトは処理のための完全な制御メツ
セージが受信されたことが知らされることを想起
されたい。

発信タイムスロツト入替ユニツトが制御メツセ
ージの送信を完了するのではなく、制御メツセー
ジの送信を途中で止めたいと思つたときには、こ
れは入力制御チヤネルにその定義フイールドがＸ
２＝10であることによつて定められる回線クリア
要求制御ワードを送信する。この回線クリア要求
制御ワードはラツチ３２１に記憶され、フイール
ドＸ２をデコーダ３２２に伝送した結果として、
デコーダ３２２は導体CCRWCを通して論理
“１”の信号をANDゲート３２５の入力端子に与
える。ラツチ３５６は回線切断要求制御ワードに
応動して、上述した動作と同様の方法で動作し、
導体BBを通してANDゲート３２５の他方の入力
に対して、入力制御チヤネル７のアクテイブ状態
を示す論理“１”信号を送出する。これに応動し
てANDゲート３２５は導体Ｚに対して論理“１”
の信号を送る。導体Ｚ上の論理“１”の信号によ
つて、論理“１”のメモリ書き込み信号が導体Ｗ
１とＷ２に送出され、書き込みを行なうべき記憶
位置としてメモリ３５５の位置７、メモリ３６５
の位置７、メモリ３７０の位置23およびメモリ３
８０の位置23が選ばれる。導体Ｚ上の論理“１”
の信号に応動して、マーキング制御回路３４０は
導体MCC１とMCC４（第１９図）に論理“１”
の信号を送り、それぞれメモリ３５５の位置７と
メモリ３８０の位置23に格納して入力制御チヤネ
ル７と出力制御チヤネル２３を空きであると定め
る。マーキング制御回路３４０はMCC２とMCC
３を通してメモリ３６５と３７０のデータ入力ポ
ートにキヤラクタ“00”を送つてそこに記憶す
る。メモリ３６５の位置７に記憶されたキヤラク
タ“00”は出力制御チヤネル７を通して宛先タイ
ムスロツト入替ユニツトとそれに関連した制御ユ
ニツトに伝送されるべき回線クリアステータス信
号を表わす。メモリ３７０の位置23に記憶された
キヤラクタ“０”は出力制御チヤネル２３を通し
て宛先タイムスロツト入替ユニツトとそれに関連
した制御ユニツトに対して送信されるべき回線ク
リアステータス信号を表わす。メモリ３６５の位
置７に記憶されたキヤラクタ“00”はラツチ３８
９を経由して経路３０７中の出力制御チヤネル７
の間にラツチ３８９を経由してステータスフイー
ルドＲ２に挿入され、メモリ３７０の位置23に記
憶されたキヤラクタ“00”は経路３０７上の出力
制御チヤネル２３が次に生じたときに、ラツチ３
８９を経由してステータスフイールドＲ３に挿入
される。回線クリアステータス信号を受信するこ
とによつて、宛先タイムスロツト入替ユニツトに
関連した制御ユニツトは制御メツセージ制御ワー
ドが受信されたことを知らされる。

第２０図はここに開示する制御情報通信の１次
モードに従う第１の制御ユニツトから第２の制御
ユニツトへの制御メツセージの伝送を示す機能図
である。第２０図において、発信ユニツト１９０
は発信加入者セツト２３、ラインユニツト１９、
タイムスロツト入替ユニツト１１および制御ユニ
ツト１７を表わす。同様に、着信ユニツト１９１
は着信加入者セツト２６、ラインユニツト２２、
タイムスロツト入替ユニツト１２および制御ユニ
ツト１８を表わす。以下の説明においては、与え
られた制御ユニツト（あるいは中央制御２３０）
からの制御タイムスロツトは送信制御タイムスロ
ツトと呼ばれ、一方与えられた制御ユニツト（あ
るいは中央制御２３０）へのタイムスロツトは受
信制御タイムスロツトと呼ばれる。制御メツセー
ジ伝送シーケンスにおける各々の通信は第２０図
では線で示されており、これにはその方向を示す
矢印Ａ乃至Ｇの関連する文字が付けられている。
文字Ａ乃至Ｇは説明している特定の通信を示すの
に使用される。発信ユニツト１９０の制御ユニツ
ト１７が制御メツセージを着信ユニツト１９１の
制御ユニツト１８に送る必要があつたとしよう。
第１の発信ユニツト１９０はタイムマルチプレツ
クススイツチ１０を通して制御ワードスイツチ３
００に対して送信制御タイムスロツトTS１を通
して回線設定要求制御ワードＡを送る。この回線
設定要求制御ワードはその情報フイールドＸ１に
着信ユニツト１９１に対する通信に使用される制
御チヤネルとして出力制御チヤネル６１を定義す
るアドレスを含んでいる。制御ワードスイツチ３
００は回線設定要求制御ワードに応動して出力制
御チヤネル６１が利用できるかどうかを判定す
る。もし出力制御チヤネル６１が空きであれば、
制御ワードスイツチ３００は入力制御チヤネル１
に関連した記憶位置に出力制御チヤネルを規定す
るアドレスを記憶し、タイムマルチプレツクスス
イツチ１０を経由して出力制御チヤネル１を通し
て発信ユニツト１９０に回線設定ステータス信号
Ｂを送信し、タイムマルチプレツクススイツチ１
０を経由して出力制御チヤネル６１に着信ユニツ
ト１９１に回線設定ステータス信号Ｃを送信す
る。（第２０図には図示していないが、もし出力
制御チヤネル６１が塞りであれば、制御ワードス
イツチ３００はタイムマルチプレツクススイツチ
１０は出力制御チヤネル１で発信ユニツト１９０
に対して回線塞りステータス信号を送信し、発信
ユニツト１９０は回線設定ステータス信号を受信
するまで回線設定要求制御ワードを繰返して送信
する。）受信制御タイムスロツトTS６１で受信さ
れた回線設定ステータス信号Ｃは到来する制御メ
ツセージについて制御ユニツト１８に知らせる。
受信制御タイムスロツトTS１で受信された回線
設定ステータス信号Ｂに応動して、発信ユニツト
１９０はタイムマルチプレツクススイツチ１０を
通して送信制御タイムスロツトTS１で１フレー
ムにひとつの制御メツセージ制御ワードを送信す
ることによつて制御ワードスイツチ３００に対し
て制御メツセージＤを送信する。制御スイツチ３
００によつて受信された制御メツセージ制御ワー
ドはタイムマルチプレツクススイツチ１０を経由
して出力制御チヤネル６１を通して着信ユニツト
１９１に転送される。制御メツセージのすべての
制御メツセージ制御ワードが伝送されてしまう
と、発信ユニツト１９０はタイムマルチプレツク
ススイツチ１０を通して制御ワードスイツチ３０
０に対して送信制御タイムスロツトで回線切断要
求制御ワードＥを送信する。これに応動して、制
御ワードスイツチ３００はタイムマルチプレツク
ススイツチ１０を通して出力制御チヤネル１で発
信ユニツト１９０に対して回線切断ステータス信
号Ｆを送信し、またタイムマルチプレツクススイ
ツチ１０を通して出力制御チヤネル６１で着信ユ
ニツト１９１に対して回線切断ステータス信号Ｇ
を送信する。回線切断ステータス信号Ｆは発信ユ
ニツト１９０に対して、送信制御タイムスロツト
TS１が他の制御メツセージの送信に使用できる
ことを知らせる。回線切断ステータス信号Ｇは着
信ユニツト１９１に対して完全な制御メツセージ
が送信されたことを知らせる。（第２０図には図
示されていないが、発信ユニツト１９０は制御ワ
ードスイツチ３００に対して回線切断要求制御ワ
ードの代りに、回線クリア要求制御ワードを送信
することによつて制御メツセージの伝送を不完全
な内に中断することができる。この場合には制御
ワードスイツチ３００は発信ユニツト１９０と着
信ユニツト１９１に対して回線クリアステータス
信号を送信する。）着信ユニツト１９１は回線ク
リアステータス信号によつてそれまで受信された
制御メツセージ制御ワードを無視することを知ら
せる。発信ユニツト１９０から中央制御２３０あ
るいは中央制御２３０から着信ユニツト１９１へ
の制御メツセージの伝送も本質的に同一のシーケ
ンスで実行される。加入者セツト２３と２６の間
の通信路の設定のための制御メツセージの使用法
については、先に引用したBeuscherの特許
4332843に述べた例で説明される。