JPH0335834B2 - - Google Patents
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- JPH0335834B2 JPH0335834B2 JP62000063A JP6387A JPH0335834B2 JP H0335834 B2 JPH0335834 B2 JP H0335834B2 JP 62000063 A JP62000063 A JP 62000063A JP 6387 A JP6387 A JP 6387A JP H0335834 B2 JPH0335834 B2 JP H0335834B2
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- mesfet
- driver
- gate
- circuit
- gaas
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- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 13
- 238000005468 ion implantation Methods 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
- 230000010354 integration Effects 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- -1 tungsten nitride Chemical class 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
- Logic Circuits (AREA)
Description
［発明の目的］
（産業上の利用分野）
本発明はノーマリオン型GaAsMESFETを用
いた論理集積回路に関する。 （従来の技術） 近年、Si集積回路に比べて高速動作が可能
GaAs集積回路が注目され、各所で精力的に研究
開発がおこなわれている。現在、論理集積回路で
は1000ゲート以上、メモリ集積回路では16kビツ
トSRAMといつたLSIレベルのGaAs集積回路が
実現されている。 GaAs論理集積回路用の基本回路には各種のも
のがあり、それぞれに性能上の特徴をもつてい
る。基本論理回路の性能を比較するのに最も重要
なパラメータは、ゲート遅延時間tpdと、ゲート
当りの消費電力Pdである。消費電力について見
ると、BFL（Buffered FET Logic）は数10ｍ
Ｗ／ゲート以上、SDFL（Schottky Diode FET
Logic）は数mW〜10ｍＷ／ゲート、DCFL
（Direct Coupled FET Logic）は数100μw／ゲ
ート程度である。前二者はノーマリオン型
MESFET（DFET）のみで構成されているのに対
し、DCFLはドライバMESFETにノーマリオフ
型MESFET（EFET）を用いて低消費電力性能を
もたせている。消費電力限界を数Ｗ／チツプとす
ると、DCFLのみが10kゲート以上というVLSIク
ラスの集積回路を実現できる可能性をもつてい
る。 しかし、DCFLはノイズマージンが0.2V前後と
小さく、高集積化に際しては設計上細心の注意が
必要である。設定の容易さ、また回路全体の安定
動作を保証するためには、もつと大きいノイズマ
ージンをもつ回路が望まれる。BFLやSDFLはノ
イズマージンの点ではDCFLに勝つているが、消
費電力が大きいため、通常の設計ではLSI〜
VLSIの実現は難しい。このBFLやSDFLの難点
を解決するため、最近、DFETのしきい値電圧を
OV近くに設定して電源電圧を小さくし消費電力
を低く抑える工夫がなされている。これにより例
えば、BFLを用いて数mW／ゲートが実現できる
ようになつている。しかしながら、BFLやSDFL
など、DFETを用いる論理回路を低消費電力化す
ると、高速性が犠牲にされる。 これに対しDFETのみを用いて高速性と低消費
電力測定の両立を図つた基本論理回路として、第
３図に示すものが知られている。これは、ノーマ
リオン型の負荷MESFET３３とノーマリオン型
のドライバMESFET３２とからなる論理段、ド
ライバMESFET３２のゲートと信号入力端子３
５の間に接続されたレベルシフト用ダイオード３
１、およびドライバMESFET３２をオフ状態に
保つバイアスを与えるノーマリオン型のプルダウ
ン用MESFET３４により構成されている。この
基本論理回路は、ダイオード３１の接合容量をド
ライバMESFET３２のゲート・ソース間容量の
２倍以上に大きく設定して、容量接合により入力
端子３５の電位変化をドライバMESFET３２に
伝送することにより、高速性能を達成している。
実際この基本論理回路構成により、消費電力は
0.8〜1.0ｍＷ／ゲートとDCFLの約２倍であるが、
ゲート遅延時間tpdがDCFLと同程度の性能を示
すものが得られている。プルダウン用MESFET
３４を用いることにより、ノイズマージンも
DCFLの倍以上が得られている。この基本論理回
路を以下、SLCF（Ｓchottky Doide Ｌevel
Shifter Ｃapacitor Coupled ＦET Logic）と
呼ぶ。 このようにしてSLCF回路はDCFL回路に比べ
てノイズマージンが２倍以上大きく、高速性能を
発揮できることができるから、消費電力がDCFL
の２倍程度になることは止むを得ない。ただ、こ
のSLCF回路の一つの難点はDCFLに比べて多く
の素子を必要とすることである。このため高集積
化する場合、レイアウト面積が大きくなつてしま
う。 また、もう一つの難点は、この回路は第４図に
示すような寄生容量４１の存在によつて、ダイオ
ードの接合容量４２による信号の容量結合の効果
が低減することである。この寄生容量４１は、電
極下の容量や、配線の容量などによるもので、こ
れを回路パターンの工夫によつて低減するかが課
題であつた。 （発明が解決しようとする問題点） 以上のようにSLCF回路は、ノイズマージンが
大きく高速性および低消費電力の点で有力である
が、高集積化と、高速化の低減する寄生容量の存
在について問題があつた。 そこで本発明は、このような難点を解決した
SLCF回路を用いたGaAs論理集積回路を提供す
ることを目的とする。 ［発明の構成］ （問題点を解決するための手段） 本発明は、SLCF回路の論理段を構成するレベ
ルシフト用ダイオードのカソード電極と、プルダ
ウンMESFETのドレイン側オーミツク電極とを
共用させたこと、換言すれば、レベルシフト用ダ
イオードのカソード側の電極コンタクト用高濃度
層とプルダウン用MESFETのドレイン領域の高
濃度層を共用させたことを特徴とする。 （作用） 本発明によれば、レベルシフト用ダイオードの
カソードの端子側の寄生容量が従来よりも小さく
なり、より高速な回路を実現することができる。
また、SLCF回路をコンパクトにパターンレイア
ウトすることができるので、高集積化が実現でき
る。 特に、基本論理回路を持つ基本セルをチツプ上
に画一的に配列するゲートアレイに本発明を適用
した場合、その基本論理回路のコンパクト化の効
果が大きい。 （実施例） 以下、本発明の実施例を説明する。 第１図は本発明をゲートアレイに適用した実施
例の基本セルのレイアウトを示す。この基本セル
には、負荷MESFET１１、ドライバMESFET１
２，１３、レベルシフト用ダイオード１４，１
５、およびプルダウン用MESFET１６，１７、
が含まれる。電極２５4，２５5は、レベルシフト
用ダイオード１４，１５のカソード電極であると
同時に、プルダウン用MESFET１６，１７のド
レイン側オーミツク電極ともなつている。基本セ
ルの寸法は112μ×24μ＝2688μ2である。 第２図ａ，ｂはそれぞれ第１図のＡ−A′，Ｂ
−B′断面図である。半絶縁性GaAs基板２１に選
択イオン注入によりｎ型活性層２２（２２1，２
２2，２２3，……）が形成され、これらの活性層
に負荷MESFET１１、ドライバMESFET１２、
シヨツトキー・ダイオード１４が形成されてい
る。負荷MESFET１１の活性層２２1とドライバ
MESFET１２の活性用２２2とはイオン注入条件
が異なる。２４（２４1，２４2，２４3，２４3，
……）はシヨツトキーゲート電極であり、これら
をマスクとして高濃度イオン注入により、ソー
ス・ドレイン領域およびダイオードのカソードの
電極取り出し領域となるn+型層２３が形成され
ている。ここでn+型層２３のうち、プルダウン
用MESFETのドレイン領域となる部分とシヨツ
トキーダイオードのカソードの電極コンタクト領
域となる部分が共用されている。ソース、ドレイ
ンおよびダイオードのカソード領域にはそれぞれ
オーミツク電極２５（２５1，２５2，……）が形
成されている。これらオーミツク電極およびゲー
ト電極上には第１層配線２６（２６1，２６2，…
…）が形成され、この上に絶縁膜２７が堆積形成
されて、これに第２層配線用のコンタクト孔が形
成されている。 このような基本セルに第２層金属配線を施すこ
とにより、一つの基本セル内でインンバータ、２
入力NORゲート、２入力NANDゲートが構成で
きるようになつている。インバータの構成は第３
図と同様である。２入力NANDゲートの回路構
成は第５図に示す。５１，５２は直列接続された
ドライバMESFET、５３は負荷MESFET５４，
５５はレベルシフト用ダイオード、５６，５７は
プルダウン用MESFETである。２入力NORゲー
トの場合の回路構成は第６図に示す。６１，６２
はドライバMESFET、６３は負荷MESFET、６
４，６５はレベルシフト用ダイオード、６６，６
７はプルダウン用MESFETである。 この実施例ではこれらのインバータ、２入力
NOR、２入力NANDが最適動作条件を満たすよ
うに、各MESFETのゲート幅、ゲート長および
しきい値電圧を下表のように設定した。
いた論理集積回路に関する。 （従来の技術） 近年、Si集積回路に比べて高速動作が可能
GaAs集積回路が注目され、各所で精力的に研究
開発がおこなわれている。現在、論理集積回路で
は1000ゲート以上、メモリ集積回路では16kビツ
トSRAMといつたLSIレベルのGaAs集積回路が
実現されている。 GaAs論理集積回路用の基本回路には各種のも
のがあり、それぞれに性能上の特徴をもつてい
る。基本論理回路の性能を比較するのに最も重要
なパラメータは、ゲート遅延時間tpdと、ゲート
当りの消費電力Pdである。消費電力について見
ると、BFL（Buffered FET Logic）は数10ｍ
Ｗ／ゲート以上、SDFL（Schottky Diode FET
Logic）は数mW〜10ｍＷ／ゲート、DCFL
（Direct Coupled FET Logic）は数100μw／ゲ
ート程度である。前二者はノーマリオン型
MESFET（DFET）のみで構成されているのに対
し、DCFLはドライバMESFETにノーマリオフ
型MESFET（EFET）を用いて低消費電力性能を
もたせている。消費電力限界を数Ｗ／チツプとす
ると、DCFLのみが10kゲート以上というVLSIク
ラスの集積回路を実現できる可能性をもつてい
る。 しかし、DCFLはノイズマージンが0.2V前後と
小さく、高集積化に際しては設計上細心の注意が
必要である。設定の容易さ、また回路全体の安定
動作を保証するためには、もつと大きいノイズマ
ージンをもつ回路が望まれる。BFLやSDFLはノ
イズマージンの点ではDCFLに勝つているが、消
費電力が大きいため、通常の設計ではLSI〜
VLSIの実現は難しい。このBFLやSDFLの難点
を解決するため、最近、DFETのしきい値電圧を
OV近くに設定して電源電圧を小さくし消費電力
を低く抑える工夫がなされている。これにより例
えば、BFLを用いて数mW／ゲートが実現できる
ようになつている。しかしながら、BFLやSDFL
など、DFETを用いる論理回路を低消費電力化す
ると、高速性が犠牲にされる。 これに対しDFETのみを用いて高速性と低消費
電力測定の両立を図つた基本論理回路として、第
３図に示すものが知られている。これは、ノーマ
リオン型の負荷MESFET３３とノーマリオン型
のドライバMESFET３２とからなる論理段、ド
ライバMESFET３２のゲートと信号入力端子３
５の間に接続されたレベルシフト用ダイオード３
１、およびドライバMESFET３２をオフ状態に
保つバイアスを与えるノーマリオン型のプルダウ
ン用MESFET３４により構成されている。この
基本論理回路は、ダイオード３１の接合容量をド
ライバMESFET３２のゲート・ソース間容量の
２倍以上に大きく設定して、容量接合により入力
端子３５の電位変化をドライバMESFET３２に
伝送することにより、高速性能を達成している。
実際この基本論理回路構成により、消費電力は
0.8〜1.0ｍＷ／ゲートとDCFLの約２倍であるが、
ゲート遅延時間tpdがDCFLと同程度の性能を示
すものが得られている。プルダウン用MESFET
３４を用いることにより、ノイズマージンも
DCFLの倍以上が得られている。この基本論理回
路を以下、SLCF（Ｓchottky Doide Ｌevel
Shifter Ｃapacitor Coupled ＦET Logic）と
呼ぶ。 このようにしてSLCF回路はDCFL回路に比べ
てノイズマージンが２倍以上大きく、高速性能を
発揮できることができるから、消費電力がDCFL
の２倍程度になることは止むを得ない。ただ、こ
のSLCF回路の一つの難点はDCFLに比べて多く
の素子を必要とすることである。このため高集積
化する場合、レイアウト面積が大きくなつてしま
う。 また、もう一つの難点は、この回路は第４図に
示すような寄生容量４１の存在によつて、ダイオ
ードの接合容量４２による信号の容量結合の効果
が低減することである。この寄生容量４１は、電
極下の容量や、配線の容量などによるもので、こ
れを回路パターンの工夫によつて低減するかが課
題であつた。 （発明が解決しようとする問題点） 以上のようにSLCF回路は、ノイズマージンが
大きく高速性および低消費電力の点で有力である
が、高集積化と、高速化の低減する寄生容量の存
在について問題があつた。 そこで本発明は、このような難点を解決した
SLCF回路を用いたGaAs論理集積回路を提供す
ることを目的とする。 ［発明の構成］ （問題点を解決するための手段） 本発明は、SLCF回路の論理段を構成するレベ
ルシフト用ダイオードのカソード電極と、プルダ
ウンMESFETのドレイン側オーミツク電極とを
共用させたこと、換言すれば、レベルシフト用ダ
イオードのカソード側の電極コンタクト用高濃度
層とプルダウン用MESFETのドレイン領域の高
濃度層を共用させたことを特徴とする。 （作用） 本発明によれば、レベルシフト用ダイオードの
カソードの端子側の寄生容量が従来よりも小さく
なり、より高速な回路を実現することができる。
また、SLCF回路をコンパクトにパターンレイア
ウトすることができるので、高集積化が実現でき
る。 特に、基本論理回路を持つ基本セルをチツプ上
に画一的に配列するゲートアレイに本発明を適用
した場合、その基本論理回路のコンパクト化の効
果が大きい。 （実施例） 以下、本発明の実施例を説明する。 第１図は本発明をゲートアレイに適用した実施
例の基本セルのレイアウトを示す。この基本セル
には、負荷MESFET１１、ドライバMESFET１
２，１３、レベルシフト用ダイオード１４，１
５、およびプルダウン用MESFET１６，１７、
が含まれる。電極２５4，２５5は、レベルシフト
用ダイオード１４，１５のカソード電極であると
同時に、プルダウン用MESFET１６，１７のド
レイン側オーミツク電極ともなつている。基本セ
ルの寸法は112μ×24μ＝2688μ2である。 第２図ａ，ｂはそれぞれ第１図のＡ−A′，Ｂ
−B′断面図である。半絶縁性GaAs基板２１に選
択イオン注入によりｎ型活性層２２（２２1，２
２2，２２3，……）が形成され、これらの活性層
に負荷MESFET１１、ドライバMESFET１２、
シヨツトキー・ダイオード１４が形成されてい
る。負荷MESFET１１の活性層２２1とドライバ
MESFET１２の活性用２２2とはイオン注入条件
が異なる。２４（２４1，２４2，２４3，２４3，
……）はシヨツトキーゲート電極であり、これら
をマスクとして高濃度イオン注入により、ソー
ス・ドレイン領域およびダイオードのカソードの
電極取り出し領域となるn+型層２３が形成され
ている。ここでn+型層２３のうち、プルダウン
用MESFETのドレイン領域となる部分とシヨツ
トキーダイオードのカソードの電極コンタクト領
域となる部分が共用されている。ソース、ドレイ
ンおよびダイオードのカソード領域にはそれぞれ
オーミツク電極２５（２５1，２５2，……）が形
成されている。これらオーミツク電極およびゲー
ト電極上には第１層配線２６（２６1，２６2，…
…）が形成され、この上に絶縁膜２７が堆積形成
されて、これに第２層配線用のコンタクト孔が形
成されている。 このような基本セルに第２層金属配線を施すこ
とにより、一つの基本セル内でインンバータ、２
入力NORゲート、２入力NANDゲートが構成で
きるようになつている。インバータの構成は第３
図と同様である。２入力NANDゲートの回路構
成は第５図に示す。５１，５２は直列接続された
ドライバMESFET、５３は負荷MESFET５４，
５５はレベルシフト用ダイオード、５６，５７は
プルダウン用MESFETである。２入力NORゲー
トの場合の回路構成は第６図に示す。６１，６２
はドライバMESFET、６３は負荷MESFET、６
４，６５はレベルシフト用ダイオード、６６，６
７はプルダウン用MESFETである。 この実施例ではこれらのインバータ、２入力
NOR、２入力NANDが最適動作条件を満たすよ
うに、各MESFETのゲート幅、ゲート長および
しきい値電圧を下表のように設定した。
【表】
表に示すように、負荷MESFETとドライバ
MESFETとの間で、ゲート長Lg＝1μｍを等しく
設定している。しきい値電圧は、負荷MESFET
で−0.7V、ドライバMESFETで−0.5Vである。
プルダウンMESFETは、Wg＝2μｍ、Lg＝2μｍ
であり、しきい値電圧は負荷MESFETと同じ−
0.7Vとしている。Wg／Lgが負荷MESFETとプ
ルダウンMESFETとで10/1となつており、プル
ダウンMESFETの電流能力をできるだけ抑えて
低消費電力化とフアンアウト特性向上を図つてい
る。 一方、高速性を保つためにはレベルシフト用ダ
イオードの接合面積を大きくすることが基本であ
る。標準的にはダイオード接合容量がドライバ
MESFETのゲート・ソース間接合容量の２倍以
上になるように設定される。この実施例では、レ
ベルシフト用ダイオード接合面積を40μｍ2とし
て、この条件を満たすようにした。またこの実施
例のSLCF回路を構成するに当たり、レベルシフ
ト用ダイオードのカソードは第２図に示すように
ｎ型活性層２２3を用い、動作電圧範囲で空乏層
がこのｎ型層の厚さまで広がらないようにその厚
さを設定した。具体的には、レベルシフト用ダイ
オードのｎ型活性層は、負荷MESFETの活性層
を形成するイオン注入と、これと異なる条件でド
ライバMESFETの活性層を形成するイオン注入
とを、重ねて２重にイオン注入することで形成し
た。 比較のために、レベルシフト用ダイオードのカ
ソード電極とプルダウンMESFETのドレイン側
電極とを別々に用意した基本セルのレイアウト例
を第７図に示す。この場合のセルの寸法は128μ
×24μ＝3072μ2である。本発明によるセルの寸法
は112μ×24μ＝2688μ2であるから面積で2688μ2／
3072μ2＝0.875、即ち87.5％に縮小されている。 以上のようにしてこの実施例によれば、第１図
に示すようなコンパクトなSLCF回路のレイアウ
トが可能であり、これを用いてノイズマージンの
大きい高集積GaAs論理回路を実現することがで
きる。特に規格化サイズの基本セルを用いるゲー
トアイに適用して有効である。 次に、この実施例によるSLCF回路のインバー
タを用いて実際にリングオシレータを構成し、そ
の特性を測定した結果を説明する。MESFETの
活性量は、Siのイオン注入により形成した。注入
条件は、加速電圧50KeV、ドーズ量は負荷
MESFETおよびプルダウンMESFETについて
3.5×1012／cm2、ドライバMESFETについて3.0×
1012／cm2とした。これらイオン注入層はAs雰囲気
中のキヤツプレス・アニール法を、800℃、15分
の条件で行い活性化した。またMESFETのゲー
ト電極とダイオードのアノード電極には窒化タン
グステン（WNx）を用い、これらの電極をマス
クとしてセルフアラインされたソース、ドレイン
領域およびカソード領域の高濃度イオン注入層を
形成した。 インバータを１５段連結したリングオシレータ
をVDD＝1.5V、VSS＝−1.0Vの電源電圧条件で動
作させ、その発振周波数を測定した結果、ゲート
遅延時間がtpd＝40ps／ゲートであることが確認
された。このときの消費電力はPd＝0.8ｍＷ／ゲ
ートであつた。 比較のために第７図に示すようなダイオードの
カソード電極と、プルダウンMESFETのドレイ
ン側電極を別々に用意したレイアウトのインバー
タを用いて、リングオシレータを構成し、上記同
様の条件で発振周波数を測定したところtpd＝
50ps／ゲート、Pd＝0.8ｍＷ／ゲートであつた。
電極下の容量の増加により遅延の増大が認められ
た。 ［発明の効果］ 本発明によれば、ノイズマージンが大きく高速
且つ低消費電力の特性をもつSLCF回路を、その
特徴を損うことなくコンパクトにレイアウトし、
GaAs論理集積回路の高集積化および高速化を図
ることができる。
MESFETとの間で、ゲート長Lg＝1μｍを等しく
設定している。しきい値電圧は、負荷MESFET
で−0.7V、ドライバMESFETで−0.5Vである。
プルダウンMESFETは、Wg＝2μｍ、Lg＝2μｍ
であり、しきい値電圧は負荷MESFETと同じ−
0.7Vとしている。Wg／Lgが負荷MESFETとプ
ルダウンMESFETとで10/1となつており、プル
ダウンMESFETの電流能力をできるだけ抑えて
低消費電力化とフアンアウト特性向上を図つてい
る。 一方、高速性を保つためにはレベルシフト用ダ
イオードの接合面積を大きくすることが基本であ
る。標準的にはダイオード接合容量がドライバ
MESFETのゲート・ソース間接合容量の２倍以
上になるように設定される。この実施例では、レ
ベルシフト用ダイオード接合面積を40μｍ2とし
て、この条件を満たすようにした。またこの実施
例のSLCF回路を構成するに当たり、レベルシフ
ト用ダイオードのカソードは第２図に示すように
ｎ型活性層２２3を用い、動作電圧範囲で空乏層
がこのｎ型層の厚さまで広がらないようにその厚
さを設定した。具体的には、レベルシフト用ダイ
オードのｎ型活性層は、負荷MESFETの活性層
を形成するイオン注入と、これと異なる条件でド
ライバMESFETの活性層を形成するイオン注入
とを、重ねて２重にイオン注入することで形成し
た。 比較のために、レベルシフト用ダイオードのカ
ソード電極とプルダウンMESFETのドレイン側
電極とを別々に用意した基本セルのレイアウト例
を第７図に示す。この場合のセルの寸法は128μ
×24μ＝3072μ2である。本発明によるセルの寸法
は112μ×24μ＝2688μ2であるから面積で2688μ2／
3072μ2＝0.875、即ち87.5％に縮小されている。 以上のようにしてこの実施例によれば、第１図
に示すようなコンパクトなSLCF回路のレイアウ
トが可能であり、これを用いてノイズマージンの
大きい高集積GaAs論理回路を実現することがで
きる。特に規格化サイズの基本セルを用いるゲー
トアイに適用して有効である。 次に、この実施例によるSLCF回路のインバー
タを用いて実際にリングオシレータを構成し、そ
の特性を測定した結果を説明する。MESFETの
活性量は、Siのイオン注入により形成した。注入
条件は、加速電圧50KeV、ドーズ量は負荷
MESFETおよびプルダウンMESFETについて
3.5×1012／cm2、ドライバMESFETについて3.0×
1012／cm2とした。これらイオン注入層はAs雰囲気
中のキヤツプレス・アニール法を、800℃、15分
の条件で行い活性化した。またMESFETのゲー
ト電極とダイオードのアノード電極には窒化タン
グステン（WNx）を用い、これらの電極をマス
クとしてセルフアラインされたソース、ドレイン
領域およびカソード領域の高濃度イオン注入層を
形成した。 インバータを１５段連結したリングオシレータ
をVDD＝1.5V、VSS＝−1.0Vの電源電圧条件で動
作させ、その発振周波数を測定した結果、ゲート
遅延時間がtpd＝40ps／ゲートであることが確認
された。このときの消費電力はPd＝0.8ｍＷ／ゲ
ートであつた。 比較のために第７図に示すようなダイオードの
カソード電極と、プルダウンMESFETのドレイ
ン側電極を別々に用意したレイアウトのインバー
タを用いて、リングオシレータを構成し、上記同
様の条件で発振周波数を測定したところtpd＝
50ps／ゲート、Pd＝0.8ｍＷ／ゲートであつた。
電極下の容量の増加により遅延の増大が認められ
た。 ［発明の効果］ 本発明によれば、ノイズマージンが大きく高速
且つ低消費電力の特性をもつSLCF回路を、その
特徴を損うことなくコンパクトにレイアウトし、
GaAs論理集積回路の高集積化および高速化を図
ることができる。
第１図は本発明の一実施例のSLCF回路レイア
ウトを示す図、第２図ａ，ｂはそれぞれ第１図の
Ａ−A′，Ｂ−B′断面図、第３図はSLCF回路を用
いたインバータの等価回路図、第４図はその寄生
容量の回路を説明するための図、第５図は同じく
２入力NANDゲートの等価回路図、第６図は同
じく２入力NORゲートの等価回路図、第７図は
比較例のSLCF回路レイアウトを示す図である。 １１，３３……負荷MESFET、１２，１３，
３２……ドライバMESFET、１４，１５，３１
……レベルシフト用ダイオード、１６，１７，３
４……プルダウン用MESFET、２１……半絶縁
性GaAs基板、２２（２２1，２２2，……）……
ｎ型活性層、２３……n+型層、２４（２４1，２
４2……）……シヨツトキーゲート電極、２５
（２５1，２５2……）……オーミツク電極、２６
（２６1，２６2，……）……第１層配線、２７…
…絶縁膜。
ウトを示す図、第２図ａ，ｂはそれぞれ第１図の
Ａ−A′，Ｂ−B′断面図、第３図はSLCF回路を用
いたインバータの等価回路図、第４図はその寄生
容量の回路を説明するための図、第５図は同じく
２入力NANDゲートの等価回路図、第６図は同
じく２入力NORゲートの等価回路図、第７図は
比較例のSLCF回路レイアウトを示す図である。 １１，３３……負荷MESFET、１２，１３，
３２……ドライバMESFET、１４，１５，３１
……レベルシフト用ダイオード、１６，１７，３
４……プルダウン用MESFET、２１……半絶縁
性GaAs基板、２２（２２1，２２2，……）……
ｎ型活性層、２３……n+型層、２４（２４1，２
４2……）……シヨツトキーゲート電極、２５
（２５1，２５2……）……オーミツク電極、２６
（２６1，２６2，……）……第１層配線、２７…
…絶縁膜。
Claims (1)
- 【特許請求の範囲】 １ ノーマリオン型の負荷MESFETとノーマリ
オン型のドライバMESFETとからなる論理段と、
信号入力端子と前記ドライバMESFETのゲート
間に接続された接合容量がドライバMESFETの
ゲート・ソース間容量の２倍以上であるレベルシ
フト用ダイオードと、前記ドライバMESFETの
ゲートに接続され、ドライバMESFETをオフ状
態にバイアスするプルダウン用MESFETとを有
するGaAs論理回路が集積形成されたGaAs論理
集積回路において、前記レベルシフト用ダイオー
ドのカソード電極と前記プルダウン用MESFET
のドレイン側オーミツク電極とを共通電極とした
ことを特徴とするGaAs論理集積回路。 ２ 前記負荷MESFETとドライバMESFETは半
絶縁性GaAs半導体基板それぞれ異なるイオン注
入条件により形成された活性層で形成されている
特許請求の範囲第１項記載のGaAs論理集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62000063A JPS63169073A (ja) | 1987-01-05 | 1987-01-05 | ＧａＡｓ論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62000063A JPS63169073A (ja) | 1987-01-05 | 1987-01-05 | ＧａＡｓ論理集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63169073A JPS63169073A (ja) | 1988-07-13 |
| JPH0335834B2 true JPH0335834B2 (ja) | 1991-05-29 |
Family
ID=11463735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62000063A Granted JPS63169073A (ja) | 1987-01-05 | 1987-01-05 | ＧａＡｓ論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63169073A (ja) |
-
1987
- 1987-01-05 JP JP62000063A patent/JPS63169073A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63169073A (ja) | 1988-07-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |