JPH0335495A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、複数のプロセッサからの任意アクセスが可能
なマルチポート形式の半導体記憶装置（ＲＡＭ）に係り
、特に入力ポートの占有権制御方式の改良に関する。

（従来の技術） 電界効果トランジスタとして、ＧａＡｓ−ＭＥＳＦＥＴ
を用いた集積回路は、Ｓｔを用いたものに比べて高速動
作が可能なものとして注目されている。このＭＥＳＦＥ
Ｔの応用分野の一つに高速メモリ装置１例えばスタティ
ックＲＡＭ（ＳＲＡＭ）がある。ＭＥ　Ｓ　Ｆ　ＥＴを
用いたＳＲＡＭの基本回路としては従来、第８図に示さ
れるＥ／Ｄ構成の基本ゲー）　＜ＤＣＦＬ）が用いられ
ている。このＤＣＦＬはノイズマージンが小さいため、
実際にＬＳＩを構成する際には通常ＮＯＲゲートを主体
として構成することが行われる。

ところで、二つの信号経路により二つのプロセッサか−
らそれぞれ任意にアクセスできるデュアル・ポートＳＲ
ＡＭにおいては、占有権制御が必要である。ＭＥ　Ｓ　
Ｆ　ＥＴを用いたＳＲＡＭでは、この占有権制御の方式
として、第９図に示される構成が知られている。メモリ
セルのポートＡ、Ｂに図示のような制御ゲート回路を設
けて、Ａ、Ｂポート同時に“１”となった場合には、ポ
ートＡを優先させるようにしたものである。

更に４つのプロセッサが接続される４つの信号経路を介
して持つ場合には、これを拡張して第１０図のような制
御ゲート回路を各ボー）Ａ−Ｄに設けることが必要にな
る。この場合、表−１に示されるように、Ａ、Ｂ、Ｃお
よびＤが同時にアクセスされた場合にはＡに、Ｂ、Ｃお
よびＤが同時にアクセスされた場合にはＢに、ＣとＤが
同時にアクセスされた場合にはＣにそれぞれ優先権が与
えられることになる。

表−１ この様にマルチボー）ＳＲＡＭでは、入力ポート数が増
えるにしたがって占有権制御のために多くのゲート回路
を必要とし、それだけ面積が大きくなり、結果としてア
クセス時間も増大する。具体的にそのデータを表−２に
示す。

（注）制御回路面積はμｍ２ 遅延時間はｎ　Ｓｅｅ 表−２ 表−２において、制御回路面積は、インバータの占める
面積を１．ＮＯＲゲートの占める面積を１．５として相
対値で示している。

（発明が解決しようとする課題） 以上のように従来のマルチポートＳＲＡＭの占有権制御
には、ポート数が増えるに連れて制御ゲート回路の面積
が増大し、これによりアクセス時間も増大するという問
題があった。

本発明は、この様な問題を解決した占有権制御の機能を
持つ半導体記憶装置を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） 本発明に係るマルチポート半導体記憶装置は、複数の入
力ポートにそれぞれ設けられる入力バッファの駆動能力
に差をつけることによって、それらの入力バッファ自体
に占有権制御の機能を持たせたことを特徴とする。

（作用） 本発明によれば、占有権制御のために格別の制御ゲート
回路を設ける従来方式に比べて面積の増大は少なく、ま
た制御ゲートを付加した場合のゲート段数に応じた遅延
もないから、アクセス時間の増大も小さい。

（実施例） 以下、本発明の詳細な説明する。

第１図は、一実施例のデュアル・ポートＳＲＡＭの要部
構成を示す。二つのプロセッサが接続される二つの信号
経路につながる入力ポートＡ、Ｂは、それぞれ入力バッ
ファ２Ａ、２Ｂを介してメモリセル１のノードＮ１、Ｎ
２に接続されている。ここでポートＡ側の入力バッファ
２Ａの出力段に用いられる電界効果トランジスタ（例え
ばＭＥＳＦＥＴ）は、ドライバＦＥＴ、負荷ＦＥＴとも
に、ポートＢ側の入力バッファ２Ｂのそれに比べてゲー
ト幅が２倍に設定されている。

図ではこのゲート幅の関係をゲート記号の大小で示して
いる。すなわち一方の入力バッファ２＾の駆動能力が他
方の入力バッファ２Ｂのそれに比べて大きい。

この様な構成として、いまＡ、８両ポートから同時に“
１°データが書込まれようした場合を考える。このとき
、Ａポートの入力バッファ２Ａの駆動能力がＢポートの
入力バッファ２Ｂに比べて大きいため、メモリセル１の
ノードＮ１側が強制的に“１″になる。

こうしてこの実施例によれば、入力バッファの駆動能力
によって自動的に占有権制御が行われ、Ａポートに優先
権が与えられる。Ａポート側の入力バッファ２人の出力
段トランジスタのゲート幅を２倍にしたことによる面積
増大は、従来の第９図に示すようにインバータ３個、Ｎ
ＯＲゲート１個を用いた制御ゲート回路を追加した場合
に比べると、極めて小さい。しかも、第９図の従来例で
は特にＢポート側で制御ゲート回路が挿入されたことに
よる伝搬遅延が生じるが、この実施例ではこのような遅
延がない。したがってこの実施例によれば、デュアルポ
ートＳＲＡＭの性能を低下させることなく、占有権制御
が行われる。

第２図は、別の実施例のデュアル・ポートＳＲＡＭの要
部構成を示す。この実施例では、二つのポートＡ、Ｂが
それぞれ入力バッファ２＾ｈ２ｍ＋を介してメモリセル
１の同じノードＮ１に接続されている。ポートＡ側の入
力バッファ２Ａの出力段ＭＥＳＦＥＴは、ポートＢ側の
入力バッファ２Ｂのそれに比べてゲート幅が２倍に設定
されている。メモリセルのもう一方のノードＮ２には、
ポートＡ、Ｂのデータを反転したデータがそれぞれ入力
バッファ２＾２１２Ｂ２を介して入力されるようにして
いる。これらの入力バッファ２Ａ２＋　　２１１２の出
力段ＭＥＳＦＥＴのゲート幅もポートＡ、　　Ｂ側と同
様の関係に設定されている。

この実施例によっても、入力バッファによって自動的に
ポートＡ側に優先権が与えられる。例えば、ポートＡに
データ“１ｓ１ポートＢにデータ“０″が同時に転送さ
れた場合を考えると、入力バッファ２＾１の駆動能力が
入力バッファ２８１のそれより大きいから、ポートＡの
“１２が優先的に、反転されたデータ′０＃としてノー
ドＮｌに伝えられる。同様にノードＮ２には“１”が優
先的に伝えられる。これにより、ノードＮｌが強制的に
４０ｍになる。

この実施例によっても先の実施例と同様の効果が得られ
る。特にこの実施例の場合、メモリセルの二つのノード
に対して互いに反転したデータを与えるように構成して
、かつそれぞれのノード側の二つの入力バッファの駆動
能力に差をつけているから、−層効果的に占有権制御の
機能が発揮される。

第３図は、他の実施例の４ボ一トＳＲＡＭの要部構成で
ある。この実施例では、４つのポートＡ。

Ｂ、Ｃ，Ｄにそれぞれ設けられる入力バッファ２Ａ、２
ａ、２ｃ、２ｏについて、それらの出力段ＭＥ　Ｓ　Ｆ
　ＥＴのゲート幅を８：４：２：１に設定している。こ
れによって、Ａ、Ｂ、ＣおよびＤから同時にメモリセル
がアクセスされる場合にはＡに、Ｂ、ＣおよびＤから同
時にメモリセルがアクセスされる場合にはＢに、ＣとＤ
から同時にメモリセルがアクセスされる場合にはＣに、
それぞれ占有権が与えられることになる。

一般にｎポート入力の場合には、優先度の低いポートの
順にそれぞれの入力バッファの出力段電界効果トランジ
スタのゲート幅をＷｌ　、　Ｗ２　、・・・Ｗｎとした
とき、優先度の低い方からに番目のポートの入力バッフ
ァの出力段電界効果トランジスタのゲート幅Ｗｋを、 を満たすように設定する。この様に設定することにより
、優先順位がつけ易くなることがシミュレーションの結
果明らかになっている。

第４図は、さらに他の実施例のデュアルポートＳＲＡＭ
の構成である。ポートＡ、Ｂの入力バッファ２＾、゛２
Ｂとメモリセル１の間に通常、書込み選択信号Ｗ　Ｅ　
Ａ、　Ｗ　Ｅ　ｅにより制御されるトランスファゲート
３Ａ、３Ｂが設けられる。この様な構成においては、入
力バッファ２Ａ、２Ｂについて第１図の実施例と同様の
駆動能力の差をつけると同時に、トランスファゲート３
Ａのゲート幅をトランスファゲート３ｓのそれの２倍に
設定する。

この実施例によれば、トランスファゲート３＾。

３Ｂのデータ転送能力に差がつけられているから、これ
も一定の占有権制御の機能を持つ結果、より効果的に占
有権制御が行われる。

第５図はさらに他の実施例の３ボ一トＳＲＡＭの要部構
成である。Ａ、ＢおよびＣの３つの入力ポートがそれぞ
れ入力バッファ２ＡＩ、２□および２ＣＩを介し、さら
にそれぞれトランスファゲート３Ａ□、３１および３Ｃ
１を介しててメモリセルの一方のノードに接続される。

メモリセル１の他方のノードには、Ａ、ＢおよびＣポー
トに対応して入力バッファ２　Ａ２ｔ　　２　Ｂ２およ
び２Ｃ２とトランスファゲート３　Ａ２１　３　Ｂ２お
よび３Ｃ２が接続される。そしてポートＡ、ＢおよびＣ
に入力されるデータと反転したデータが同時に反対側か
ら入力されるようになっている。入力バッファ２　ＡＩ
＋　　２８１および２ｃ＋は、それらの出力段トランジ
スタのゲート幅が４二２：１に設定され、トランスファ
ゲート３Ａ１、　　３□および３ＣＩのゲート幅も同様
に設定されている。反転データが与えられる側の入力バ
ッファ２＾２１２Ｂ２および２Ｃ２とトランスファゲー
ト３Ａ□、３，２および３Ｃ２についても、それぞれ同
様にゲート幅が設定される。

この実施例によっても、先に上げた実施例と同様に効果
的に占有権制御が行われる。

第６図は、さらに他の実施例のデュアルポートＳＲＡＭ
の要部構成である。以上においては、つのメモリセルに
着目した場合を説明したが、この実施例ではメモリセル
が複数個配列される場合の好ましい構成を示している。

すなわち横方向に配列されるメモリセル１１＋１２＋　
・・・、１１について、メモリセル１、ではＡ、ポート
側の入力バッファ２ＡＩの駆動能力を８１ポート側の入
力バッファ２８１より大きくシ、次のメモリセル１２で
はＢ２ポート側の入力バッファ２８２の駆動能力をＡ２
ポート側の入力バッファ２Ａ２のそれより大きくする、
というように、交互に優先順位を逆転させる。

この様にすれば、メモリアレイ全体のレイアウトのバラ
ンスを良好に保って占有権制御ができる。

第７図は、ポートの優先順位を変更することのできる制
御回路を付加した実施例である。４つのポートＡ、Ｂ、
ＣおよびＤに対応してそれぞれ、例えば第３図の実施例
で説明したように駆動能力に差を設けた４つの入力バッ
ファ２Ａ　ｒ　　２［１＊２ｃおよび２Ｄが設けられて
いる。これに対して、制御信号ａ−ｄによってポートＡ
−Ｄと大力バッファ２Ａ〜２Ｄ間の接続を任意に切替え
ることのできる切替えゲート回路を設けることにより、
全部で２４通りの優先順位切替えが出来るようにしてい
る。具体例を説明すれば、第７図においてａ。

ｂ、ｃ、ｄ、ｅがそれぞれ１，０，１，１．１になった
とすると、’　Ｎ　ＯＲゲートＸがアクティブになる。

そうすると、Ａ、Ｂ、Ｃ，Ｄに繋がるＮＯＲゲートのう
ちＹＡ、ＹＢ、Ｙｃ、ＹＤがアクティブになり、Ａ−Ａ
’　、Ｂ−Ｂ’　　　Ｃ−Ｃ’Ｄ−Ｄ’　という接続が
できる。

具体的な試作データを次に説明する。第３図の４ボ一ト
方式の実施例において、各入力バッファ２Ａ＋　　２！
１．２ｃおよび２Ｄの出力段に第８図のＤＣＦＬ回路を
用い、負荷ＤＦＥＴ側のゲート幅を大きい順に８０μｍ
、４０μｍ、２０μｍおよび１０μｍとし、ドライバＥ
ＦＥＴのゲート幅を大きい順に１６０μｍ、８０μｍ、
４０ｕｍおよび２０μｍとした。平均アクセス時間が従
来の第１０図の制御ゲート回路を設ける方式では３．５
ｎｓｅｃであったのに対し、この実施例の場合２．０ｎ
ｓｅｃであり、およそ６０％のアクセス時間短縮ができ
た。

本発明は上記実施例に限られるものではない。

例えば実施例では、入力バッファの駆動能力に差をつけ
るために使用するＭＥＳＦＥＴのゲート幅を異なる値に
設定し、ゲート長に関しては特に言及しなかったが、す
べて同じであるという前提で説明した。この方法以外に
も例えばゲート長その他の素子パラメータを変えること
によって駆動能力に差をつけることができ、その場合も
本発明は有効である。また実施例では、ＧａＡｓＭＥＳ
ＦＥＴを用いた場合を専ら説明したが、他の半導体材料
や素子を用いた場合にも本発明を同様に適用する事がで
きる。

［発明の効果］ 以上のべたように本発明によれば、集積度や性能の低下
をもたらすことなく、占有権＄ｉｌＪ　ａのａＩ！能を
付与したマルチポート方式の半導体記憶装置を提供する
ことができる。

【図面の簡単な説明】

第１図は本発明の一実施例の２ボ一トＳＲＡＭの要部構
成を示す図、 第２図は他の実施例の２ボ一トＳＲＡＭの要部構成を示
す図、 第３図は他の実施例の４ポ一トＳＲＡＭの要部構成を示
す図（ 第４図はさらに他の実施例の２ボ一トＳＲＡＭの構成を
示す図、 第５図はさらに他の実施例の３ボ一トＳＲＡＭの要部構
成を示す図、 第６図は第１図の構成をメモリセルアレイに適用した実
施例の構成を示す図、 第７図は優先順位を変更可能とした実施例の４ボ一トＳ
ＲＡＭの要部構成を示す図、 第８図はＤＣＦＬ回路を示す図、 第９図および第１０図は従来の占有権制御の方式を説明
するための図である。 １・・・メモリセル、Ａ、Ｂ、Ｃ，Ｄ・・・入力ポート
、２Ａ・　２Ｂ・　２Ｃ・　２Ｄ・・・入力バッファ、
３＾。 ３ａ、３ｃ・・・トランスファゲート。

Claims (4)

【特許請求の範囲】
1. （１）複数の信号経路を介して複数のプロセッサにより
   任意にアクセス可能としたマルチポート形式の半導体記
   憶装置において、前記複数の信号経路にそれぞれ対応し
   て設けられる一つのメモリセルに対する複数の入力バッ
   ファは、それぞれの駆動能力を異ならせることにより各
   ポートの占有権制御の機能が付与されていることを特徴
   とする半導体記憶装置。
2. （２）前記複数の入力バッファは、それぞれの出力段を
   構成する電界効果トランジスタのゲート幅を異ならせる
   ことにより駆動能力を異ならせている請求項１記載の半
   導体記憶装置。
3. （３）前記複数の入力バッファとメモリセル間にそれぞ
   れトランスファゲートが設けられ、これらのトランスフ
   ァゲートは、入力バッファの駆動能力に対応してゲート
   幅が設定されている請求項１または２記載の半導体記憶
   装置。
4. （４）ｎポート入力であって、優先度の低いポートの順
   にそれぞれの入力バッファの出力段電界効果トランジス
   タのゲート幅をＷ１、Ｗ２、・・・、Ｗｎとしたとき、
   優先度の低い方からｋ番目のポートの入力バッファの出
   力段電界効果トランジスタのゲート幅Ｗｋが、 ▲数式、化学式、表等があります▼ に設定されている請求項２記載の半導体記憶装置。